公开(公告)号：DE112010003331B4

公开(公告)日：2017-10-26

申请号：DE112010003331

申请日：2010-08-06

Applicant: GLOBALFOUNDRIES INC

Inventor： GOLDFARB DARIO L ,  GLODDE MARTIN ,  HUANG WU-SONG S ,  VYKLICKY LIBOR ,  LIU SEN ,  LI WAI-KIN

IPC: C09D5/32 ,  C09B23/00 ,  G03F7/20 ,  H01L21/02

Abstract: Verwendung einer härtbaren flüssigen Formulierung, welche das Folgende umfasst: (i) einen oder mehrere Nahinfrarot absorbierende Polymethinfarbstoffe; (ii) ein oder mehrere vernetzbare Polymere; und (iii) ein oder mehrere Gießlösungsmittel zur Herstellung einer nahinfrarot absorbierenden Dünnschicht auf einem mikroelektronischen Substrat und anschließender Bedeckung mit einer Photoresistschicht zur Strukturierung dieser Photoresistschicht.

公开(公告)号：DE102016202641A1

公开(公告)日：2017-07-27

申请号：DE102016202641

申请日：2016-02-22

Applicant: GLOBALFOUNDRIES INC

Inventor： BRINGIVIJAYARAGHAVAN VENKATRAGHAVAN

IPC: H03K19/0175 ,  G11C11/4093

Abstract: Die vorliegende Erfindung betrifft Latch-Strukturen und insbesondere Multiplex-Latches mit großem Leistungsvermögen und Verwendungsverfahren. Der Multiplex-Latch umfasst: einen ersten Latch, der zum Empfang eines Datensignals D0 ausgebildet ist und eine Mehrzahl von Inverter umfasst, die ein entsprechendes Eingangszeitgebersignal empfängt; und einen zweiten Latch, der zum Empfang eines Datensignals D1 ausgebildet ist und eine Mehrzahl von Inverter umfasst, die ein entsprechendes Eingangszeitgebersignal empfangen.

公开(公告)号：DE112011101852B4

公开(公告)日：2017-07-20

申请号：DE112011101852

申请日：2011-05-25

Applicant: GLOBALFOUNDRIES INC

Inventor： ELEFTHERIOU EVANGELOS S ,  HU XIAOYU ,  HAAS ROBERT ,  NGUYEN DUNG VIET

IPC: H03M13/11 ,  G06F11/10 ,  G11C29/42 ,  H03M13/13 ,  H03M13/19

Abstract: Verfahren zum Decodieren einer Folge von Bits, die nach einem binären asymmetrischen Kanal in einen Speicher geschrieben werden, wobei die Folge von Bits durch einen LDPC-Code (Low-Density-Parity-Check-Code) codiert werden, wobei jedes Bit der Folge entsprechende durch den LDPC-Code definierte Paritätsprüfungen hat und das Verfahren Folgendes umfasst: – Bereitstellen einer Menge (10) von Bitzuständen einschließlich eines ersten Zustands (S1) und eines zweiten Zustands (S2) und einer Menge (20) von Bedingungen, wobei, wenn eine Bedingung erfüllt ist, ein Bitzustand zu ändern ist, die Menge von Bedingungen eine erste Bedingung (C1) zur Änderung eines Bitzustands vom ersten Zustand in den zweiten Zustand und eine zweite Bedingung (C2) zur Änderung eines Bitzustands vom zweiten Zustand in den ersten Zustand enthält, wobei sich die erste Bedingung und die zweite Bedingung voneinander unterscheiden, – Lesen eines Wertes eines jeden Bits der Folge von Bits und entsprechend dem gelesenen Wert das Zuordnen jedes Bits zu einem jeweiligen Zustand der Menge (S100), – für ein Zielbit (30) der Folge von Bits das Auswerten (S200) einer Bedingung, wobei: – die Bedingung gemäß einem Zustand des Zielbits aus der Menge von Bedingungen ausgewählt wird, und – zum Auswerten der Bedingung ein Ergebnis der Berechnung der Paritätsprüfungen entsprechend dem Zielbit verwendet wird, – Feststellen (S300), dass die Bedingung erfüllt ist, – Ändern (S400) des Zustands des Zielbits als Ergebnis der Tatsache, dass die Bedingung erfüllt ist, und – Setzen (S500) des Wertes des Zielbits gemäß seinem Zustand.

公开(公告)号：DE102012217489B4

公开(公告)日：2017-04-20

申请号：DE102012217489

申请日：2012-09-26

Applicant: GLOBALFOUNDRIES INC

Inventor： WEHELLA-GAMAGE DEEPAL ,  ONTALUS VIOREL

IPC: H01L21/336 ,  H01L21/283 ,  H01L21/76 ,  H01L21/84 ,  H01L29/78

Abstract: Verfahren zum Bilden eines Transistors, aufweisend: Erzeugen einer Transistorzone (123a, 123b) in einem Substrat; wobei die Transistorzone (123a, 123b) durch eine oder mehrere Zonen flacher Grabenisolierungen (STI) (105), die in dem Substrat gebildet sind, von dem Rest des Substrats getrennt wird, so dass sie eine Kanalzone, eine Source-Zone und eine Drain-Zone aufweist; wobei die STI-Zonen (105) eine Höhe aufweisen, die höher als die Transistorzone (123a, 123b) des Substrats ist; und wobei die Kanalzone einen auf ihr befindlichen Gate-Stapel aufweist; Bilden von Abstandhaltern an Seitenwänden der STI-Zonen (105) über der Transistorzone (123a, 123b); Erzeugen von Aussparungen (203) in der Source-Zone und der Drain-Zone, wobei die Abstandhalter (202) zumindest einen Abschnitt des Materials des Substrats unterhalb der Abstandhalter entlang Seitenwänden der STI-Zonen (105) schützen; und epitaxiales Anwachsen von Source- und Drain-Zone des Transistors in den Aussparungen (203).

公开(公告)号：DE102016218697A1

公开(公告)日：2017-03-30

申请号：DE102016218697

申请日：2016-09-28

Applicant: GLOBALFOUNDRIES INC

Inventor： XIE RUILONG ,  LABONTE ANDRE ,  KNORR ANDREAS

IPC: H01L21/336 ,  H01L29/78

Abstract: Ein 3-dimensionaler Transistor umfasst ein Halbleitersubstrat, einen Fin, der mit dem Substrat gekoppelt ist, wobei der Fin ein aktives Gebiet entlang eines oberseitigen Bereichs davon umfasst, wobei das aktive Gebiet Source, Drain und ein Kanalgebiet dazwischen umfasst. Der Transistor umfasst ferner ein Gate, das über dem Kanalgebiet angeordnet ist, und einen Gatekontakt, der in dem aktiven Gebiet angeordnet ist, wobei kein Bereich davon mit Source oder Drain elektrisch gekoppelt ist. Der Transistor wird durch Entfernen eines Bereichs des Source/Drain-Kontakts erreicht, der während der Herstellung unterhalb des Gatekontakt angeordnet ist.

公开(公告)号：DE102010064281B4

公开(公告)日：2017-03-23

申请号：DE102010064281

申请日：2010-12-28

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： KRONHOLZ STEPHAN ,  BEERNINK GUNDA ,  REICHEL CARSTEN

IPC: H01L21/8238

Abstract: Verfahren mit: Bilden einer ersten Hartmaskenschicht (214) auf einem ersten aktiven Gebiet (202A) und einem zweiten aktiven Gebiet (202B) eines Halbleiterbauelements; Bilden von Isolationsgebieten (202C), die das erste aktive Gebiet und das zweite aktive Gebiet lateral begrenzen, nach dem Bilden der ersten Hartmaskenschicht; Bilden einer zweiten Hartmaskenschicht (204) auf der ersten Hartmaskenschicht nach dem Bilden der Isolationsgebiete; danach Bilden einer Ätzmaske (205) derart, dass sie die erste und die zweite Hartmaskenschicht über dem zweiten aktiven Gebiet abdeckt und über dem ersten aktiven Gebiet freilässt; Entfernen der ersten und der zweiten Hartmaskenschicht selektiv von dem ersten aktiven Gebiet durch Ausführen eines plasmaunterstützten Ätzprozesses, wobei die zweite Hartmaskenschicht auf dem zweiten aktiven Gebiet erhalten bleibt; danach Entfernen der Ätzmaske; Bilden einer Schicht aus einer Halbleiterlegierung (208) auf dem ersten aktiven Gebiet und Verwenden der ersten und/oder der zweiten Hartmaskenschicht auf dem zweiten aktiven Gebiet als eine Aufwachsmaske; Freilegen des zweiten aktiven Gebiets; und Bilden einer ersten Gateelektrodenstruktur eines ersten Transistors auf der Schicht aus einer Halbleiterlegierung und einer zweiten Gateelektrodenstruktur eines zweiten Transistors auf dem zweiten aktiven Gebiet, wobei die erste und die zweite Gateelektrodenstruktur ein metallenthaltendes Gateelektrodenmaterial und eine Gateisolationsschicht mit einem dielektrischen Material mit großem ε aufweisen.

公开(公告)号：DE102015216902B4

公开(公告)日：2017-03-16

申请号：DE102015216902

申请日：2015-09-03

Applicant: GLOBALFOUNDRIES INC

Inventor： WIATR MACIEJ ,  FLACHOWSKY STEFAN

IPC: H01L27/11517 ,  H01L21/8239 ,  H01L29/788

Abstract: Ein Verfahren, das umfasst: Bereitstellen eines Substrats (101), das ein Halbleitermaterial enthält; Vertiefen eines ersten Bereichs (102) des Substrats (101) relativ zu einem zweiten Bereich (103) des Substrats (101); Bilden eines aktiven Gebiets (204) eines ersten Transistors (620, 720) in dem vertieften ersten Bereich (102) des Substrats (101); Bilden eines aktiven Gebiets (205) eines zweiten Transistors (621, 721) in dem zweiten Bereich (103) des Substrats (101); Bilden einer ersten Dummy-Gate-Struktur (320) über dem aktiven Gebiet (204) des ersten Transistors (620, 720); Bilden einer zweiten Dummy-Gate-Struktur (321) über dem aktiven Gebiet (205) des zweiten Transistors (621, 721); Austauschen von zumindest einem Teil der ersten Dummy-Gate-Struktur (320) durch zumindest einen Teil einer Gate-Struktur (601, 701) des ersten Transistors (620); und Austauschen von zumindest einem Teil der zweiten Dummy-Gate-Struktur (321) durch zumindest einen Teil einer Gate-Struktur (501) des zweiten Transistors (621, 721); wobei die Gate-Struktur (601, 701) des ersten Transistors (620, 720) ein ferroelektrisches Material enthält und die Gate-Struktur (501) des zweiten Transistors (621, 721) kein ferroelektrisches Material enthält.

公开(公告)号：DE102007035836B4

公开(公告)日：2017-01-26

申请号：DE102007035836

申请日：2007-07-31

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： ZIMMERHACKL OLAF ,  HONOLD ALFRED

IPC: B65G49/00

Abstract: Verfahren zum Austauschen von Transportbehältern zwischen einem automatisierten Transportsystem (270) und einer Prozessanlage (260a, 260b) einer Fertigungsumgebung (250), wobei das Verfahren umfasst: Zuführen eines ersten Substratbehälters (273) zu einem ersten Transferplatz (201a) eines zweidimensionalen Arrays aus Transferplätzen (201), wobei auf jeden der Transferplätze (201) von einem Fahrzeug (272) des automatisierten Transportsystems (270) zugegriffen wird; Überführen des ersten Substratbehälters (273) zu einer ersten von mehreren Ladestationen (LP1, LP2, LP3) der Prozessanlage (260a, 260b), wobei der erste Transferplatz (201a) vertikal über der ersten der mehreren Ladestationen (LP1, LP2, LP3) angeordnet ist; Überführen eines zweiten Substratbehälters (273) von einer zweiten der mehreren Ladestationen (LP1, LP2, LP3) zu dem ersten Transferplatz (201a) des zweidimensionalen Arrays; und Aufnehmen des zweiten Substratbehälters (273) von dem ersten Transferplatz (201a) mittels eines Fahrzeugs (272) des automatisierten Transportsystems (270).

公开(公告)号：DE102005020061B4

公开(公告)日：2016-12-01

申请号：DE102005020061

申请日：2005-04-29

Applicant: GLOBALFOUNDRIES INC

Inventor： PREUSSE AXEL ,  KEIL MARKUS ,  BUCHHOLTZ WOLFGANG

IPC: H01L21/768

Abstract: Verfahren mit: Bilden einer Metallleitung (222) in einer dielektrischen Schicht (221), die über einem Substrat (201) ausgebildet ist, das ein Halbleiterbauelement (200) aufweist; wobei die Metalleitung (222) durch Bilden eines Grabens (226) in der dielektrischen Schicht (211), Ausbilden einer Saatschicht (228) auf Oberflächen des Grabens, Einfüllen von einem oder mehreren Metallen (229) in den Graben (226) durch einen elektrochemischen Abscheidungsprozeß und Entfernen von überschüssigem Material, das während des elektrochemischen Abscheidungsprozesses abgeschieden wurde, gebildet wird; Ausführen einer Wärmebehandlung (230), um eine kristalline Struktur eines Teils des einen oder der mehreren Metalle (229) zu modifizieren; Einbringen des Teils des einen oder der mehreren Metalle (229) in eine Vakuumumgebung (235), um das Ausgasen von Kontaminationsstoffen in dem Teil des einen oder der mehreren Metalle (229) zu fördern, wobei die Wärmebehandlung (230) zumindest teilweise ausgeführt wird, während der Teil des einen oder der mehreren Metalle (229) der Einwirkung der Vakuumumgebung (235) ausgesetzt ist; Einbringen des Teils des einen oder der mehreren Metalle (229) in eine reduzierende Umgebung nach dem Einbringen in die Vakuumumgebung (235); wobei die Wärmebehandlung (230) und das Einbringen des Teils des einen oder der mehreren Metalle (229) in eine reduzierende Umgebung nach dem Abscheiden des Teils des einen oder der mehreren Metalle (229) in dem Graben (226) und vor dem vollständigen Abscheiden des einen oder der mehreren Metalle (229) ausgeführt werden.

公开(公告)号：DE102014222562B4

公开(公告)日：2016-10-27

申请号：DE102014222562

申请日：2014-11-05

Applicant: GLOBALFOUNDRIES INC

Inventor： XIE RUILONG ,  JACOB AJEY POOVANNUMMOOTTIL

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/78

Abstract: Verfahren zum Bilden einer FinFET-Vorrichtung, umfassend ein: Bilden einer strukturierten Hartmaske über einer Schicht aus Halbleitermaterial, wobei die strukturierte Hartmaske eine Struktur gemäß einer Finstruktur aufweist, die in der Schicht aus Halbleitermaterial zu bilden ist; Bilden einer Opfergatestruktur über der strukturierten Hartmaske und der Schicht aus Halbleitermaterial; Bilden eines ersten Seitenwandabstandshalters neben der Opfergatestruktur nach dem Bilden der Opfergatestruktur; Bilden einer Schicht aus isolierendem Material neben dem ersten Seitenwandabstandshalter; Durchführen von wenigstens einem ersten Ätzprozess zum Entfernen des ersten Seitenwandabstandshalters und dadurch Festlegen einer Abstandshalterausnehmung zwischen der Schicht aus isolierendem Material und der Opfergatestruktur; im Wesentlichen Füllen von wenigstens der Abstandshalterausnehmung mit einem isolierenden Material zum Festlegen von wenigstens zweiten Seitenwandabstandshaltern in der Abstandshalterausnehmung; Durchführen von wenigstens einem zweiten Ätzprozess zum Entfernen der Opfergatestruktur und dadurch zum Festlegen einer Austauschgateausnehmung, die zwischen den zweiten Abstandshaltern angeordnet ist; Durchführen von wenigstens einem Ätzprozess durch die Austauschgateausnehmung zum Festlegen der Finstruktur in der Schicht aus Halbleitermaterial unter Verwendung der strukturierten Hartmaske, die innerhalb der Austauschgateausnehmung freiliegt, als einer Ätzmaske; und Bilden einer Austauschgatestruktur in der Austauschgateausnehmung um wenigstens einen Bereich der Finstruktur herum.