公开(公告)号：DE102023209627A1

公开(公告)日：2025-04-03

申请号：DE102023209627

申请日：2023-09-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MAUDER ANTON ,  THEES HANS-JÜRGEN

IPC: H10D12/01 ,  H10D12/00 ,  H10D30/01 ,  H10D30/60

Abstract: Verfahren zum Herstellen einer Leistungshalbleitervorrichtung (1), umfassend:Bereitstellen (200) eines Halbleiterkörpers (10) mit einer vertikal vorstehenden Finne (16), die mit einem Isoliermaterial (142) bedeckt ist, das mit einem Elektrodenmaterial (141) bedeckt ist, wobei ein Isoliermaterial (143) das Elektrodenmaterial (141) wenigstens teilweise bedeckt;Freilegen (210) eines Abschnitts des Elektrodenmaterials (141), der über einem oberen Abschnitt der Finne (16) angeordnet ist;Entfernen (220) des freiliegenden Abschnitts des Elektrodenmaterials (141), um den oberen Abschnitt der Finne (16) freizulegen, der mit dem Isoliermaterial (142) bedeckt ist, wodurch eine jeweilige Vertiefung (222) angrenzend an beide Seiten des freiliegenden oberen Abschnitts der Finne (16) gebildet wird, wobei die Vertiefungen (222) räumlich durch a) das Isoliermaterial (142), b) das Elektrodenmaterial (141) und c) das Isoliermaterial (143) begrenzt sind;Bilden (230) eines Zwischenschichtdielektrikums, ILD, auf den freiliegenden Abschnitten der Vorrichtung (1) durch a) Abschrägen von Kanten von Abschnitten des Isoliermaterials (143), die die Vertiefungen (222) räumlich begrenzen, b) Bereitstellen eines weiteren Isoliermaterials (145) und c) einen nachfolgenden Entfernungsverarbeitungsschritt, um den oberen Abschnitt der Finne (16) wieder freizulegen, ohne dass das Isoliermaterial (142) denselben bedeckt;Bilden (250; 280) eines ersten Lastanschlusses (11) über dem ILD (145), wobei der erste Lastanschluss (11) konfiguriert ist, den oberen Abschnitt der Finne (16) zu kontaktieren.

公开(公告)号：DE102013108675B4

公开(公告)日：2022-09-15

申请号：DE102013108675

申请日：2013-08-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHULZE HANS-JOACHIM ,  MAUDER ANTON

IPC: H01L21/301 ,  H01L21/304 ,  H01L21/306

Abstract: Verfahren zum Herstellen einer Halbleitervorrichtung (500), wobei das Verfahren umfasst:Ätzen einer Kavität (104) von einer vorderen Oberfläche (101) in ein Halbleitersubtrat (100a);Ausbilden einer Ätzstoppstruktur (111) an einem Boden der Kavität (104) durch Ausbilden eines ätzresistenten Materials am Boden der Kavität (104), wobei das ätzresistente Material in einem Bereich der Kavität (104) oberhalb der Ätzstoppstruktur (111) fehlt und das ätzresistente Material eine hohe Ätzselektivität gegenüber einem Halbleitermaterial des Halbleitersubstrats (100a) aufweist;Schließen der Kavität (104), wobei das Halbleitersubstrat (100a) in einer Wasserstoff enthaltenden Umgebung nach dem Ausbilden der Ätzstoppstrukturen (111) bei hohen Temperaturen ausgeheilt wird, wobei die Kavität (104) oberhalb der Ätzstoppstruktur (111) kollabiert und oberhalb der kollabierten Kavität (104) eine zusammenhängende Schicht des Halbleitermaterials ausgebildet wird, das das Halbleitersubstrat (100a) bildet und wobei die Ätzstoppstruktur (111) eine vergrabene Ätzstoppinsel (166) ausbildet; undSchleifen des Halbleitersubstrats (100a) von einer hinteren Oberfläche (102) gegenüber der vorderen Oberfläche (101) mindestens bis zu einem zur hinteren Oberfläche (102) ausgerichteten Rand der Ätzstoppstruktur (111).

公开(公告)号：DE102015101977B4

公开(公告)日：2022-05-05

申请号：DE102015101977

申请日：2015-02-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LAVEN JOHANNES GEORG ,  SCHULZE HANS-JOACHIM ,  MAUDER ANTON ,  GRIEBL ERICH

IPC: H01L21/74 ,  H01L21/205 ,  H01L21/22 ,  H01L21/265 ,  H01L21/76 ,  H01L23/544 ,  H01L29/06 ,  H01L29/739

Abstract: Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst:Bilden einer Aussparung (205a, 205b) in einer auf einer halbleitenden Basisschicht (105) gebildeten ersten Halbleiterschicht (110a) eines Halbleitersubstrats (500a), wobei sich die Aussparung (205a, 205b) von einer Prozessoberfläche (101x) der ersten Halbleiterschicht (110a) wenigstens herab zu der Basisschicht (105) erstreckt,Bilden einer rückgebildeten Maskenauskleidung (203) auf einem Teil einer Seitenwand der Aussparung (205a, 205b) entfernt zu der Prozessoberfläche (101x) oder eines Maskenstöpsels in einem Teil der Aussparung (205a, 205b) entfernt zu der Prozessoberfläche (101x),Aufwachsen einer zweiten Halbleiterschicht (120a) des Halbleitersubstrats (500a) auf der Prozessoberfläche (101x) durch Epitaxie, wobei die zweite Halbleiterschicht (120a) die Aussparung (205a, 205b) überspannt,Entfernen wenigstens eines Teiles der Basisschicht (105) nach Aufwachsen der zweiten Halbleiterschicht (120a), wobei die Aussparung (205) oder ein Material in der Aussparung (205) und eine zweite Oberfläche (102a) an der Rückseite des Halbleitersubstrats (500a) freigelegt werden, undAusbilden einer Rückseitenmetallisierung auf der zweiten Oberfläche (102a).

公开(公告)号：DE102016120080B4

公开(公告)日：2022-03-17

申请号：DE102016120080

申请日：2016-10-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MAUDER ANTON ,  PFIRSCH FRANK ,  SCHULZE HANS-JOACHIM ,  MURI INGO ,  MODER IRIS ,  BAUMGARTL JOHANNES

IPC: H01L21/30 ,  H01L21/20 ,  H01L21/265 ,  H01L21/304

Abstract: Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst:Bilden (S100) einer Hilfsstruktur (102) an einer ersten Oberfläche (104) eines Halbleiterkörpers (100),Bilden (S110) einer Halbleiterschicht (106) auf dem Halbleiterkörper (100) an der ersten Oberfläche (104),Bilden (S120) von Halbleitervorrichtungselementen (108-110) an der ersten Oberfläche (104), undEntfernen (S130) des Halbleiterkörpers (100) von einer zweiten Oberfläche (105) entgegengesetzt zu der ersten Oberfläche (104) wenigstens bis zu einem zu der zweiten Oberfläche (105) ausgerichteten Rand der Hilfsstruktur (102), wobeider Halbleiterkörper (100) von der zweiten Oberfläche (105) durch abrasives Bearbeiten entfernt wird, und das abrasive Bearbeiten unter einem vertikalen Abstand zu dem Rand der Hilfsstruktur (102), ausgerichtet zu der zweiten Oberfläche (105), gestoppt wird, und bei dem der Halbleiterkörper (100) weiter bis zu dem Rand der Hilfsstruktur (102), ausgerichtet zu der zweiten Oberfläche (105), durch einen Ätzprozess entfernt wird.

公开(公告)号：DE102014100083B4

公开(公告)日：2021-09-30

申请号：DE102014100083

申请日：2014-01-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BERGER RUDOLF ,  LEHNERT WOLFGANG ,  MAUDER ANTON ,  RUHL GÜNTHER ,  RUPP ROLAND ,  SCHULZE HANS-JOACHIM

IPC: H01L21/30 ,  B81B1/00 ,  B81C1/00 ,  H01L21/203 ,  H01L21/67 ,  H01L29/12

Abstract: Verbundwafer, aufweisend:- ein Substrat (11), das einen porösen Kohlenstoffsubstratkern (12) und eine Verkapselungsschicht (14) aufweist, wobei die Verkapselungsschicht (14) den Substratkern (12) im Wesentlichen sauerstoffdicht verkapselt; und- eine SiC-basierte Funktionsschicht (18), die an oder auf das Substrat (11) gebunden oder gebondet ist, wobei die SiC-basierte Funktionsschicht (18) an einer Grenzflächenregion (17) mit der Verkapselungsschicht (14) mindestens ein Carbid und/oder ein Silicid aufweist, die durch die Reaktion eines Abschnitts der SiC-basierten Funktionsschicht mit einem carbid- und silicidbildenden Metall gebildet ist, und wobei die Menge des carbid- und silicidbildenden Metalls, integriert über die Dicke der Funktionsschicht, 10-4mg / cm2bis 0,1 mg / cm2beträgt.

公开(公告)号：DE102018124740A1

公开(公告)日：2020-04-09

申请号：DE102018124740

申请日：2018-10-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MEISER ANDREAS ,  LEENDERTZ CASPAR ,  MAUDER ANTON

IPC: H01L21/266 ,  H01L21/283 ,  H01L21/308 ,  H01L21/336 ,  H01L29/78

Abstract: Ein Siliziumcarbidsubstrat (700) wird bereitgestellt, wobei das Siliziumcarbidsubstrat (700) einen Graben (750) aufweist, der sich von einer Hauptoberfläche (701) des Siliziumcarbidsubstrats (700) in das Siliziumcarbidsubstrat (700) erstreckt und der an einem Grabenboden (751) eine Grabenweite (wg) aufweist. Im Siliziumcarbidsubstrat (700) wird ein Abschirmgebiet (140) ausgebildet, wobei sich das Abschirmgebiet (140) entlang dem Grabenboden (751) erstreckt. In zumindest einer Dotierebene (105), die annähernd parallel zum Grabenboden (751) verläuft, weicht eine Dotierstoffkonzentration im Abschirmgebiet (740) über eine laterale erste Weite (w1) um nicht mehr als 10% von einem Maximalwert der Dotierstoffkonzentration ab. Die erste Weite (w1) ist kleiner ist als die Grabenweite (wg) und beträgt wenigstens 30% der Grabenweite (wg).

公开(公告)号：DE102018124737A1

公开(公告)日：2020-04-09

申请号：DE102018124737

申请日：2018-10-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MAUDER ANTON ,  MEISER ANDREAS ,  LEENDERTZ CASPAR

IPC: H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/78

Abstract: Ein Siliziumcarbidsubstrat (700) und eine Maske (740) auf einer Hauptoberfläche (701) des Siliziumcarbidsubstrats (700) werden bereitgestellt. Eine Maskenöffnung (741) in der Maske (740) legt einen ersten Abschnitt der Hauptoberfläche (701) frei. In dem Siliziumcarbidsubstrat (700) werden ein Graben (750) und ein Sourcegebiet (110) ausgebildet. Der Graben (750) wird unter der Maskenöffnung (741) ausgebildet. Das Ausbilden des Sourcegebiets (110) umfasst ein Einbringen von ersten Dotierstoffatomen durch die Maskenöffnung (741).

公开(公告)号：DE102016112018B4

公开(公告)日：2020-03-12

申请号：DE102016112018

申请日：2016-06-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MAUDER ANTON ,  NIEDERNOSTHEIDE FRANZ-JOSEF ,  SANDOW CHRISTIAN

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/30 ,  H01L29/78

Abstract: Eine Leistungshalbleitervorrichtung (1), umfassend:- einen Halbleiterkörper (10), der an eine erste Lastanschlussstruktur (11) und an eine zweite Lastanschlussstruktur (12) gekoppelt ist;- ein aktives Zellenfeld (16), das in dem Halbleiterkörper (10) verwirklicht ist und das ausgebildet ist, einen Laststrom (15) zu leiten, wobei das aktive Zellenfeld (16) von einer Randabschlusszone (18) umgeben ist;- eine Vielzahl von ersten Zellen (141) und eine Vielzahl von zweiten Zellen (142), die in dem aktiven Zellenfeld (16) vorgesehen sind, und die jeweils ausgebildet sind, den Laststrom (15) zu steuern, und die jeweils auf der einen Seite mit der ersten Lastanschlussstruktur (11) elektrisch verbunden sind und auf der anderen Seite mit einer Driftregion (100) des Halbleiterkörpers (10) elektrisch verbunden sind, wobei die Driftregion (100) Dotanden eines ersten Leitfähigkeitstyps umfasst; wobei:- jede erste Zelle (141) eine erste Steuerelektrode (131) und eine erste Mesa (101) umfasst, wobei die erste Mesa (101) enthält: eine erste Anschlussregion (1011), die Dotanden des ersten Leitfähigkeitstyps hat und elektrisch mit der ersten Lastanschlussstruktur (11) verbunden ist, und eine erste Kanalregion (1012), die an die Driftregion (100) gekoppelt ist;- jede zweite Zelle (142) eine zweite Mesa (102) umfasst, wobei die zweite Mesa (102) enthält: eine zweite Anschlussregion (1021), die Dotanden des zweiten Leitfähigkeitstyps hat und elektrisch mit der ersten Lastanschlussstruktur (11) verbunden ist, und eine zweite Kanalregion (1022), die an die Driftregion (100) gekoppelt ist;- jede erste Mesa (101) und jede zweite Mesa (102) in einer Richtung (X) senkrecht zu einer Richtung (Z) des Laststroms (15) innerhalb der jeweiligen Mesa (101, 102) durch eine Isolationsstruktur (133) räumlich begrenzt ist und in dieser Richtung (X) senkrecht zu der Richtung (Z) des Laststroms (15) eine totale Ausdehnung (DX13; DX23) von weniger als 100 nm aufweist;und wobeidas aktive Zellenfeld (16) von einer Ableitungsregion (104) umgeben ist, welche zwischen dem aktiven Zellenfeld (16) und der Randabschlusszone (18) angeordnet ist, wobei die Ableitungsregion (104) Dotanden des zweiten Leitfähigkeitstyps hat und elektrisch mit der ersten Lastanschlussstruktur (11) verbunden ist;und wobeider Halbleiterkörper (10) eine Plateau-Region (1023) mit Dotanden des zweiten Leitfähigkeitstyps aufweist, wobei die Plateau-Region (1023) zwischen der zweiten Kanalregion (1022) und der Driftregion (100) angeordnet ist und sich weiter in den Halbleiterkörper (10) erstreckt als die zweite Mesa (102), und wobei sich die Plateau-Region (1023) mit dem Teil, der tiefer als die zweite Mesa (102) liegt, in Richtung der ersten Mesa (101) erstreckt, sodass die Plateau-Region (1023) und die erste Steuerelektrode (131) einen gemeinsamen lateralen Erstreckungsbereich (DX80) aufweisen.

公开(公告)号：DE102018111231A1

公开(公告)日：2019-11-14

申请号：DE102018111231

申请日：2018-05-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LEHNERT WOLFGANG ,  MAUDER ANTON ,  PINDL STEPHAN ,  SCHULZE HANS-JOACHIM

IPC: H01L29/739 ,  H01L21/314 ,  H01L21/331 ,  H01L23/60 ,  H01L29/06

Abstract: Eine Leistungshalbleitervorrichtung (1) wird präsentiert. Die Leistungshalbleitervorrichtung umfasst Folgendes: einen Halbleiterkörper (10), der ein aktives Gebiet (106), das zum Leiten eines Laststroms konfiguriert ist, einen Chiprand (109), der den Halbleiterkörper (10) lateral abschließt, und ein Randabschlussgebiet (108), das lateral zwischen dem Chiprand (109) und dem aktiven Gebiet (106) angeordnet ist, aufweist; eine halbisolierende Schicht (15), die wenigstens einen Teil des Halbleiterkörpers (10) innerhalb des Randabschlussgebiets (108) bedeckt; und eine erste Passivierungsschicht (16), die auf wenigstens einem Teil der halbisolierenden Schicht (15) angeordnet ist. Die erste Passivierungsschicht (16) umfasst ein mit Silicium dotiertes amorphes Aluminiumoxid.

公开(公告)号：DE102012104270B4

公开(公告)日：2019-07-25

申请号：DE102012104270

申请日：2012-05-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HAEBERLEN OLIVER ,  LACKNER GERALD ,  MAUDER ANTON

IPC: H01L23/482 ,  H01L21/60 ,  H01L21/768 ,  H01L21/78 ,  H01L23/34 ,  H01L23/522

Abstract: Halbleiterkomponente, aufweisend:• eine Halbleiterschicht (101), welche eine Vorderseite (101a) und eine Rückseite (101b) aufweist;• mindestens ein elektronisches Element (102), welches zumindest teilweise in der Halbleiterschicht (101) ausgebildet ist;• mindestens zwei Durchkontaktierungen (103), welche in der Halbleiterschicht (101) ausgebildet sind und sich von der Vorderseite (101a) zu der Rückseite (101b) der Halbleiterschicht (101) erstrecken;• eine Vorderseiten-Metallisierungsschicht (104), welche über zumindest einem Teil der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist, um das mindestens eine elektronische Element (102) mit den Durchkontaktierungen (103) zu verbinden;• eine Kappe (105), welche über der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist und mechanisch mit der Halbleiterschicht (101) verbunden ist, wobei die Kappe (105) als ein Vorderseiten-Träger der Halbleiterkomponente konfiguriert ist und wobei die Kappe (105) eine Vorderseite der Vorderseiten-Metallisierungsschicht (104) elektrisch isoliert;• eine Rückseiten-Metallisierungsschicht (106), welche über zumindest einem Teil der Rückseite (101b) der Halbleiterschicht (101) angeordnet und elektrisch mit den mindestens zwei Durchkontaktierungen (103) verbunden ist;• eine dielektrische Schicht (307), welche über Teilen der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist, wobei die Vorderseiten-Metallisierungsschicht (104) zwischen Abschnitten der dielektrischen Schicht (307) angeordnet ist; und• wobei eine obere Fläche der Vorderseiten-Metallisierungsschicht (104) bezüglich der Vorderseite (101a) der Halbleiterschicht (101) auf einer niedrigeren Ebene wie eine obere Fläche der dielektrischen Schicht (307) angeordnet ist, wobei die Vorderseiten-Metallisierungsschicht (104) ferner aufweist,• eine erste Umverdrahtungsleitung (341), die einen ersten Source/Drain-Bereich (302) des elektronischen Elements (102) mit der Durchkontaktierung (103) elektrisch verbindet, die mit einem ersten Abschnitt (362) der Rückseiten-Metallisierungsschicht (106) elektrisch verbunden ist, und• eine zweite Umverdrahtungsleitung (341), die einen zweiten Source/Drain-Bereich (302) des elektronischen Elements (102) mit der Durchkontaktierung (103) elektrisch verbindet, die mit einem zweiten Abschnitt (363) der Rückseiten-Metallisierungsschicht (106) elektrisch verbunden ist, wobei die Rückseiten-Metallisierungsschicht (106) einen dritten Abschnitt (364) aufweist, der in Kontakt mit einem Implantationsbereich (361) ist, der in der Halbleiterschicht (101) ausgebildet ist,wobei der erste und zweite Abschnitt (362, 363) und der dritte Abschnitt (364) der Rückseiten-Metallisierungsschicht (106) elektrisch voneinander isoliert sind und wobei die dielektrische Schicht (307) die erste Umverdrahtungsleitung (341) von der zweiten Umverdrahtungsleitung (341) elektrisch isoliert.