公开(公告)号：DE102006025959B4

公开(公告)日：2010-03-04

申请号：DE102006025959

申请日：2006-06-02

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HAEBERLEN OLIVER

IPC: H01L23/482 ,  H01L21/60 ,  H01L29/772

公开(公告)号：DE10338078B4

公开(公告)日：2008-10-16

申请号：DE10338078

申请日：2003-08-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HAEBERLEN OLIVER

IPC: H01L23/31 ,  H01L21/302 ,  H01L21/56 ,  H01L23/02

公开(公告)号：DE10353387B4

公开(公告)日：2008-07-24

申请号：DE10353387

申请日：2003-11-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KOTEK MANFRED ,  HAEBERLEN OLIVER ,  POELZL MARTIN ,  RIEGER WALTER

IPC: H01L21/336 ,  H01L29/40 ,  H01L29/417 ,  H01L29/423 ,  H01L29/76 ,  H01L29/78

Abstract: In the case of the cost-effective method according to the invention for fabricating a power transistor arrangement, a trench power transistor arrangement ( 1 ) is fabricated with four patterning planes each containing a lithography step. The power transistor arrangement according to the invention has a cell array ( 3 ) with cell array trenches ( 5 ) each containing a field electrode structure ( 11 ) and a gate electrode structure ( 10 ). The field electrode structure ( 11 ) is electrically conductively connected to the source metallization ( 15 ) by a connection trench ( 6 ) in the cell array ( 3 ).

公开(公告)号：DE10210138A1

公开(公告)日：2003-10-02

申请号：DE10210138

申请日：2002-03-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： RUPP ANDREAS ,  HIRLER FRANZ ,  KOTEK MANFRED ,  HAEBERLEN OLIVER

IPC: H01L21/265 ,  H01L21/336 ,  H01L29/423 ,  H01L29/78

Abstract: Production of a semiconductor component controlled by field effect comprises: (a) preparing a semiconductor body (1) of first conductivity having a trench (8) protruding from a first surface (2) into the body; (b) covering the walls (10) and the base of the trench with an insulating layer (18); (c) filling the trench with an auxiliary layer; (d) removing regions of the insulating layer covered with the auxiliary layer; and (e) implanting ions of first conductivity type and ions of second conductivity type in regions provided for a source zone (7) using the insulating layer remaining in the trench and/or the auxiliary layer as implantation mask. An Independent claim is also included for a semiconductor component produced by the above process.

公开(公告)号：DE102004024661B4

公开(公告)日：2006-04-13

申请号：DE102004024661

申请日：2004-05-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： POELZL MARTIN ,  HIRLER FRANZ ,  HAEBERLEN OLIVER

IPC: H01L21/336 ,  H01L29/10 ,  H01L29/40 ,  H01L29/423 ,  H01L29/78

Abstract: The method involves back-forming a first layer (DOX) in the upper trench region (30o), the filing (40) serving as a mask. The semiconductor material (20) on the side walls of the trench in the upper region of the trench are back-formed, with the first layer serving as a mask. A new semiconductor material (20n) of defined doping (p) is formed on the back-formed trench side walls near the upper trench region, forming a channel region of defined doping (p).

公开(公告)号：DE10350684A1

公开(公告)日：2005-06-09

申请号：DE10350684

申请日：2003-10-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： POELZL MARTIN ,  HIRLER FRANZ ,  HAEBERLEN OLIVER ,  KOTEK MANFRED ,  RIEGER WALTER

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/40 ,  H01L29/417 ,  H01L29/423 ,  H01L29/78

Abstract: Production of a power transistor arrangement comprises forming a cell field (3) in a semiconductor substrate, inserting cell field trenches (5) and a connecting trench (6) within the cell field, forming an insulating layer, applying a first conducting layer on the insulating layer, applying a conducting auxiliary layer, forming a gate electrode structure in the cell field trenches, and forming a contact of the field electrode structure in the region of the connecting trenches connected to the cell field trenches. An independent claim is also included for a power transistor arrangement produced by the above process.

公开(公告)号：DE10323007A1

公开(公告)日：2004-12-30

申请号：DE10323007

申请日：2003-05-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BOTT NIKOLAUS ,  HAEBERLEN OLIVER ,  KOTEK MANFRED ,  LARIK JOOST ,  MAERZ JOSEF ,  OTREMBA RALF

IPC: H01L23/31 ,  H01L25/065 ,  H01L21/58 ,  H01L21/56 ,  H01L23/28

Abstract: The invention relates to a vertical arrangement of at least two semiconductor components which are electrically insulated from one another by at least one passivation layer. The invention likewise relates to a method for fabricating such a semiconductor arrangement. A semiconductor arrangement is specified in which, inter alia, the risk of cracking at the metallization edges, for example, caused by thermomechanical loading, is reduced and the fabrication-dictated high content of radical hydrogen is minimized. Furthermore, a method for fabricating such a semiconductor arrangement is specified.

公开(公告)号：DE102012104270B4

公开(公告)日：2019-07-25

申请号：DE102012104270

申请日：2012-05-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HAEBERLEN OLIVER ,  LACKNER GERALD ,  MAUDER ANTON

IPC: H01L23/482 ,  H01L21/60 ,  H01L21/768 ,  H01L21/78 ,  H01L23/34 ,  H01L23/522

Abstract: Halbleiterkomponente, aufweisend:• eine Halbleiterschicht (101), welche eine Vorderseite (101a) und eine Rückseite (101b) aufweist;• mindestens ein elektronisches Element (102), welches zumindest teilweise in der Halbleiterschicht (101) ausgebildet ist;• mindestens zwei Durchkontaktierungen (103), welche in der Halbleiterschicht (101) ausgebildet sind und sich von der Vorderseite (101a) zu der Rückseite (101b) der Halbleiterschicht (101) erstrecken;• eine Vorderseiten-Metallisierungsschicht (104), welche über zumindest einem Teil der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist, um das mindestens eine elektronische Element (102) mit den Durchkontaktierungen (103) zu verbinden;• eine Kappe (105), welche über der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist und mechanisch mit der Halbleiterschicht (101) verbunden ist, wobei die Kappe (105) als ein Vorderseiten-Träger der Halbleiterkomponente konfiguriert ist und wobei die Kappe (105) eine Vorderseite der Vorderseiten-Metallisierungsschicht (104) elektrisch isoliert;• eine Rückseiten-Metallisierungsschicht (106), welche über zumindest einem Teil der Rückseite (101b) der Halbleiterschicht (101) angeordnet und elektrisch mit den mindestens zwei Durchkontaktierungen (103) verbunden ist;• eine dielektrische Schicht (307), welche über Teilen der Vorderseite (101a) der Halbleiterschicht (101) angeordnet ist, wobei die Vorderseiten-Metallisierungsschicht (104) zwischen Abschnitten der dielektrischen Schicht (307) angeordnet ist; und• wobei eine obere Fläche der Vorderseiten-Metallisierungsschicht (104) bezüglich der Vorderseite (101a) der Halbleiterschicht (101) auf einer niedrigeren Ebene wie eine obere Fläche der dielektrischen Schicht (307) angeordnet ist, wobei die Vorderseiten-Metallisierungsschicht (104) ferner aufweist,• eine erste Umverdrahtungsleitung (341), die einen ersten Source/Drain-Bereich (302) des elektronischen Elements (102) mit der Durchkontaktierung (103) elektrisch verbindet, die mit einem ersten Abschnitt (362) der Rückseiten-Metallisierungsschicht (106) elektrisch verbunden ist, und• eine zweite Umverdrahtungsleitung (341), die einen zweiten Source/Drain-Bereich (302) des elektronischen Elements (102) mit der Durchkontaktierung (103) elektrisch verbindet, die mit einem zweiten Abschnitt (363) der Rückseiten-Metallisierungsschicht (106) elektrisch verbunden ist, wobei die Rückseiten-Metallisierungsschicht (106) einen dritten Abschnitt (364) aufweist, der in Kontakt mit einem Implantationsbereich (361) ist, der in der Halbleiterschicht (101) ausgebildet ist,wobei der erste und zweite Abschnitt (362, 363) und der dritte Abschnitt (364) der Rückseiten-Metallisierungsschicht (106) elektrisch voneinander isoliert sind und wobei die dielektrische Schicht (307) die erste Umverdrahtungsleitung (341) von der zweiten Umverdrahtungsleitung (341) elektrisch isoliert.

公开(公告)号：DE102008062498A1

公开(公告)日：2009-07-23

申请号：DE102008062498

申请日：2008-12-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTREMBA RALF ,  HAEBERLEN OLIVER ,  SCHIESS KLAUS

IPC: H01L21/60 ,  H01L21/48 ,  H01L23/48

Abstract: An electronic device and method is disclosed. In one embodiment, a method includes providing an electrically insulating substrate. A first electrically conductive layer is applied over the electrically insulating substrate. A first semiconductor chip is placed over the first electrically conductive layer. The first semiconductor chip comprises a first electrode on a first main surface and a second electrode on a second main surface. An electrically insulating layer is applied over the first electrically conductive layer. A second electrically conductive layer is applied over the electrically insulating layer. A through connection is provided in the electrically insulating layer to couple the first electrically conductive layer to the second electrically conductive layer.

公开(公告)号：DE10350684B4

公开(公告)日：2008-08-28

申请号：DE10350684

申请日：2003-10-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： POELZL MARTIN ,  HIRLER FRANZ ,  HAEBERLEN OLIVER ,  KOTEK MANFRED ,  RIEGER WALTER

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/40 ,  H01L29/417 ,  H01L29/423 ,  H01L29/78

Abstract: Production of a power transistor arrangement comprises forming a cell field (3) in a semiconductor substrate, inserting cell field trenches (5) and a connecting trench (6) within the cell field, forming an insulating layer, applying a first conducting layer on the insulating layer, applying a conducting auxiliary layer, forming a gate electrode structure in the cell field trenches, and forming a contact of the field electrode structure in the region of the connecting trenches connected to the cell field trenches. An independent claim is also included for a power transistor arrangement produced by the above process.