公开(公告)号：KR1020120068069A

公开(公告)日：2012-06-27

申请号：KR1020100104620

申请日：2010-10-26

Applicant: 한국전자통신연구원

Inventor： 이종민 ,  민병규 ,  김성일 ,  윤형섭 ,  김해천 ,  남은수

IPC: H01L29/93 ,  H01L29/73

CPC classification number: H01L27/0605 ,  H01L21/8252 ,  H01L29/732 ,  H01L29/93 ,  H03C1/36

Abstract: PURPOSE: A semiconductor device and a method of manufacture thereof are provided to minimize a chip size by integrating a bipolar transistor and a variable capacitance diode on one top of a single substrate. CONSTITUTION: A substrate(10) includes a first region and a second region. A transistor includes first to third conductive impurity layers laminated on the substrate of the first region. A variable capacitance diode(80) is separated from the transistor of the first region. The variable capacitance diode includes the first and second conductive impurity layers laminated on the substrate of the second region.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过在单个衬底的一个顶部上集成双极晶体管和可变电容二极管来最小化芯片尺寸。 构成：衬底（10）包括第一区域和第二区域。 晶体管包括层叠在第一区域的基板上的第一至第三导电杂质层。 可变电容二极管（80）与第一区域的晶体管分离。 可变电容二极管包括层叠在第二区域的衬底上的第一和第二导电杂质层。

公开(公告)号：KR101094359B1

公开(公告)日：2011-12-15

申请号：KR1020080118553

申请日：2008-11-27

Applicant: 한국전자통신연구원

Inventor： 장우진 ,  문재경 ,  지홍구 ,  안호균 ,  임종원 ,  강동민 ,  김동영 ,  이상흥 ,  김해천 ,  남은수

IPC: H03F1/30 ,  H03F3/189

Abstract: 본 발명의 고주파 증폭기는, 공핍형 전계효과 트랜지스터를 통해 고주파 신호를 증폭하는 증폭회로, 입력된 고주파 신호를 상기 공핍형 전계효과 트랜지스터에 정합시키는 입력 정합회로, 상기 증폭된 신호를 정합하여 출력하는 출력 정합회로, 그리고 상기 공핍형 전계효과 트랜지스터의 소오스로 양의 전압을 인가하여 상기 공핍형 전계효과 트랜지스터의 게이트-소오스간 전압이 음의 값을 가지도록 바이어싱하는 바이어스 회로를 포함한다.
증폭기, 공핍형 FET, 바이어스

公开(公告)号：KR1020110066624A

公开(公告)日：2011-06-17

申请号：KR1020090123356

申请日：2009-12-11

Applicant: 한국전자통신연구원

Inventor： 안호균 ,  임종원 ,  윤형섭 ,  장우진 ,  김해천 ,  남은수

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66462 ,  H01L21/02225 ,  H01L29/41725 ,  H01L29/42312

Abstract: PURPOSE: A method for manufacturing field effect transistor is provided to increase production by simultaneously forming a gate electrode and an electric field electrode in a first opening and a second opening . CONSTITUTION: In a method for manufacturing field effect transistor, an active layer(12) and a capping layer(14) are laminated on a substrate(10). A source electrode(16) and a drain electrode(18) are formed on the capping layer. An insulating layer(20) and a first resist layer(28) are successively formed in the top of the substrate. A first opening(32) and a second opening(34) are formed on the first resist layer. The gate electrode and electric field electrodes are formed within the first opening and the second opening at the same time.

Abstract translation: 目的：提供一种用于制造场效应晶体管的方法，以通过在第一开口和第二开口中同时形成栅电极和电场电极来增加产量。 构成：在制造场效应晶体管的方法中，有源层（12）和覆盖层（14）层叠在基板（10）上。 源极电极（16）和漏电极（18）形成在封盖层上。 绝缘层（20）和第一抗蚀剂层（28）依次形成在基板的顶部。 第一开口（32）和第二开口（34）形成在第一抗蚀剂层上。 栅电极和电场电极同时形成在第一开口和第二开口内。

公开(公告)号：KR1020110017639A

公开(公告)日：2011-02-22

申请号：KR1020090075209

申请日：2009-08-14

Applicant: 한국전자통신연구원

Inventor： 강동민 ,  지홍구 ,  안호균 ,  임종원 ,  장우진 ,  이상흥 ,  김동영 ,  김해천

IPC: H03F3/189 ,  H03F1/08 ,  H03F1/30

CPC classification number: H03F3/24 ,  H03F1/565 ,  H03F3/195 ,  H03F2200/222

Abstract: PURPOSE: A power amplifier including a depletion-mode high-electron mobility transistor is provided to prevent input reflection loss in a various operational frequency band by including the depletion-mode high-electron mobility transistor. CONSTITUTION: A depletion-mode high-electron mobility transistor(110) amplifies a signal, inputted to a gate terminal, and outputs the amplified signal to a drain terminal. An input matching circuit(120) direct currently grounds the gate terminal. A direct-current bias circuit(130) is connected between the drain terminal and the ground. The source terminal of the depletion-mode high-electron mobility transistor is grounded. The input matching circuit includes a shunt inductor which is connected between the gate terminal and the ground. The inductance of the shunt inductor is changed according to the operational frequency of the depletion-mode high-frequency mobility transistor.

Abstract translation: 目的：提供包括耗尽型高电子迁移率晶体管的功率放大器，以通过包括耗尽型高电子迁移率晶体管来防止在各种工作频带中的输入反射损耗。 构成：耗尽型高电子迁移率晶体管（110）放大输入到栅极端子的信号，并将放大的信号输出到漏极端子。 直接指令的输入匹配电路（120）接地门极。 直流偏置电路（130）连接在漏极端子和地之间。 耗尽型高电子迁移率晶体管的源极端子接地。 输入匹配电路包括连接在栅极端子和地之间的并联电感器。 并联电感器的电感根据耗尽型高频迁移率晶体管的工作频率而改变。

公开(公告)号：KR100849926B1

公开(公告)日：2008-08-04

申请号：KR1020070021795

申请日：2007-03-06

Applicant: 한국전자통신연구원

Inventor： 임종원 ,  안호균 ,  지홍구 ,  장우진 ,  문재경 ,  김용원 ,  김해천 ,  유현규

IPC: H01L29/778

Abstract: 본 발명은 티형 게이트 전극을 갖는 부정형 고 전자 이동도 트랜지스터 제조 방법에 관한 것으로서, 에피 성장층이 성장된 기판 상에 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극이 형성된 상기 기판 전면에 보호막을 형성하는 단계; 상기 보호막 상에 제1 감광막을 형성한 후, 마스크 패턴을 이용하여 상기 기판의 상부가 노출되도록 상기 제1 감광막과 상기 보호막을 패터닝하는 단계; 상기 보호막 상에 남아있는 상기 제1 감광막을 제거한 후, 상기 기판 전면에 상기 보호막 패턴 폭보다 적은 미세 패턴을 갖는 제2 감광막을 형성하는 단계; 상기 미세 패턴을 이용하여 상기 남겨진 보호막을 식각한 후, 상기 제2 감광막을 제거하는 단계; 상기 기판 전면에 다층 구조의 제3 감광막을 형성한 후, 티자 형태의 게이트 전극이 형성되도록 상기 제3 감광막을 패터닝하는 단계; 상기 미세 패턴으로 식각된 상기 보호막을 통해 상기 기판의 상부를 식각하여 상기 기판 상면에 리세스를 형성하는 단계; 및 상기 리세스가 형성된 상기 기판 전면에 게이트 전극용 금속을 증착한 후, 상기 제3 감광막 및 상기 게이트 전극용 금속을 제거하여 상기 리세스를 통해 상기 기판과 연결되는 티자형 게이트 전극을 형성하는 단계를 포함한다. 이에 따라, 게이트 전극의 안정성을 향상시키고 소자의 활성영역을 보호하며, 티형 게이트의 다리 영역에만 보호막이 남게 하여 기생 캐패시턴스를 감소시킬 수 있다. 또한, 게이트 리세스 식각시 건식 식각 방법을 이용함으로써, 게이트 미세 선폭을 유지하고, 소스 저항을 감소시키고, 게이트-소스 및 게이트-드레인 캐패시턴스를 감소시켜 고주파 특성을 향상시킬 수 있다.
부정형 고 전자 이동도 트랜지스터, 티형 게이트, 리세스 식각, 실리콘 질화막, 반응성 이온 식각, 유도 결합 플라즈마

公开(公告)号：KR1020080052138A

公开(公告)日：2008-06-11

申请号：KR1020070025080

申请日：2007-03-14

Applicant: 한국전자통신연구원

Inventor： 김동영 ,  문재경 ,  전동석 ,  김해천

IPC: H01P5/107 ,  H01P3/08 ,  H01P3/00

CPC classification number: H01P5/107 ,  H01P3/003 ,  H01P3/08 ,  H01P3/088

Abstract: A super-high frequency module having a converter for improving a millimeter-wave band transmission characteristic is provided to minimize an impedance change and discordance of a field component between a microstrip transmission line and a CBCPW(Conductor Backed Coplanar Waveguide) transmission line. A super-high frequency module includes a converter(40) between a microstrip transmission line(10) and a CBCPW transmission line(50) when the microstrip transmission line and the CBCPW transmission line are connected to each other through a bonding wire(30). The converter relieves an impedance change due to the bonding wire and a sudden change of a field component between the two transmission lines. The converter includes a bonding pad(40P) for connection to the bonding wire and a signal line(40S) for signal transmission between the two transmission lines.

Abstract translation: 提供了具有用于提高毫米波段传输特性的转换器的超高频模块，以最小化微带传输线和CBCPW（导体背面共面波导）传输线之间的场分量的阻抗变化和不一致。 当微带传输线和CBCPW传输线通过接合线（30）彼此连接时，超高频模块包括微带传输线（10）和CBCPW传输线（50）之间的转换器（40） 。 该转换器消除了由于接合线引起的阻抗变化和两条传输线之间的场分量的突然变化。 转换器包括用于连接到接合线的接合焊盘（40P）和用于在两个传输线之间进行信号传输的信号线（40S）。

公开(公告)号：KR1020070061074A

公开(公告)日：2007-06-13

申请号：KR1020060041854

申请日：2006-05-10

Applicant: 한국전자통신연구원

Inventor： 장우진 ,  문재경 ,  김해천 ,  임종원 ,  지홍구 ,  안호균

IPC: H01L27/04 ,  H01L27/088

CPC classification number: H03F3/193 ,  H03F1/3205 ,  H03F2200/186 ,  H03F2200/543

Abstract: A power device having a connective structure for compensating a reactance element is provided to improve attenuation of gain and output power due to degradation of a transistor. A plurality of transmission lines have parallel-trapezoidal structure and include input transmission lines(101-108) and output transmission lines(121-128) facing edges in a diagonal direction. A plurality of transistors(110,113,116,119) are connected in parallel to each other by the transmission lines. A plurality of via holes(109,111,112,114,115,117,118,120) are formed at both sides of the transistors to radiate the heat of the transistors to the outside.

Abstract translation: 提供具有用于补偿电抗元件的连接结构的功率器件，以改善由于晶体管的劣化引起的增益和输出功率的衰减。 多个传输线具有平行梯形结构，并且包括在对角线方向上面向边缘的输入传输线（101-108）和输出传输线（121-128）。 多个晶体管（110,113,116,119）通过传输线彼此并联连接。 在晶体管的两侧形成多个通孔（109,111,112,114,115,117,118,120），以将晶体管的热量散发到外部。

公开(公告)号：KR1020070059882A

公开(公告)日：2007-06-12

申请号：KR1020060060388

申请日：2006-06-30

Applicant: 한국전자통신연구원

Inventor： 지홍구 ,  김해천 ,  조경익

IPC: H03B5/18

CPC classification number: H03B5/1847 ,  H01P7/08

Abstract: An oscillator using a TFMS(Thin Film Micro Strip Line) is provided to improve a phase noise characteristic by increasing a line impedance of a connection unit between a resonator and an oscillator through a TFMS line. An oscillator using a TFMS includes a resonating unit resonating with one frequency band among variable frequencies. An oscillating unit oscillates an oscillating frequency by using the resonating frequency. A connecting unit connects the resonating unit and the oscillating unit through a TFMS line(240). The connecting unit includes a substrate(210), a ground(220) formed on the substrate(210), a dielectric layer(230) of dielectric material formed on the ground(220), and the TFMS line(240) formed on the dielectric layer(230).

Abstract translation: 提供了使用TFMS（薄膜微带线）的振荡器，以通过通过TFMS线增加谐振器和振荡器之间的连接单元的线路阻抗来改善相位噪声特性。 使用TFMS的振荡器包括与可变频率中的一个频带谐振的谐振单元。 振荡单元通过使用谐振频率振荡振荡频率。 连接单元通过TFMS线（240）连接谐振单元和振荡单元。 连接单元包括衬底（210），形成在衬底（210）上的接地（220），形成在接地（220）上的电介质材料的电介质层（230）和形成在基底上的TFMS线（240） 电介质层（230）。

公开(公告)号：KR100647459B1

公开(公告)日：2006-11-23

申请号：KR1020050114565

申请日：2005-11-29

Applicant: 한국전자통신연구원

Inventor： 안호균 ,  임종원 ,  문재경 ,  장우진 ,  지홍구 ,  김해천

IPC: H01L21/336

Abstract: A method for fabricating a T-type or gamma-type gate electrode is provided to form a step-type hole on an insulation layer easily and stably wherein the upper part of the hole has a width greater than that of the lower part of the hole, by using a photoresist layer having different sensitivity. A first insulation layer(140) is deposited on a semiconductor substrate(100). At least two photoresist layers having different sensitivity are coated on the first insulation layer and are patterned to have openings with different sizes. The first insulation layer is etched by using the photoresist layers as an etch mask to form a step-type hole(175) in which a part of the hole adjacent to the substrate is narrower than the upper part of the hole. After a photoresist layer is formed on the first insulation layer, an opening is formed in a manner that the photoresist layer has a T-type or gamma-type gate head pattern. A gate recess process is performed on the gate pattern. Gate metal(195) is deposited on the gate pattern, and the photoresist layers are removed. The thickness of the first insulation layer is adjusted to control the height of the leg of the gate.

Abstract translation: 提供一种用于制造T型或γ型栅电极的方法，以在绝缘层上容易且稳定地形成阶梯型孔，其中孔的上部的宽度大于孔的下部的宽度 通过使用具有不同灵敏度的光致抗蚀剂层。 第一绝缘层（140）沉积在半导体衬底（100）上。 具有不同灵敏度的至少两个光致抗蚀剂层被涂覆在第一绝缘层上并被图案化以具有不同尺寸的开口。 通过使用光致抗蚀剂层作为蚀刻掩模来蚀刻第一绝缘层以形成台阶型孔（175），其中邻近基板的孔的一部分比孔的上部窄。 在第一绝缘层上形成光致抗蚀剂层之后，以光致抗蚀剂层具有T型或伽马型栅极头图案的方式形成开口。 在栅极图案上执行栅极凹陷处理。 栅极金属（195）沉积在栅极图案上，并且去除光致抗蚀剂层。 调节第一绝缘层的厚度以控制门的腿的高度。

公开(公告)号：KR100620393B1

公开(公告)日：2006-09-06

申请号：KR1020050104958

申请日：2005-11-03

Applicant: 한국전자통신연구원

Inventor： 안호균 ,  임종원 ,  문재경 ,  지홍구 ,  장우진 ,  김해천

IPC: H01L21/336 ,  H01L21/335 ,  H01L29/768

Abstract: 본 발명은 머리 부분이 다리 부분보다 넓은 티(T)형 또는 감마(Γ)형의 미세 게이트 전극을 구비하는 전계효과 트랜지스터 및 그의 제조 방법에 관한 것으로, 식각비가 다른 다층 구조의 절연막을 이용하여 게이트 전극의 머리 부분과 반도체 기판 사이에 보이드를 형성한다. 보이드에 의해 게이트 전극과 반도체 기판 사이의 기생 캐패시턴스가 감소되어 게이트 전극의 머리 부분을 크게 만들 수 있으므로 게이트 저항을 감소시킬 수 있으며, 절연막의 두께를 조절하여 게이트 전극의 높이를 조절할 수 있기 때문에 소자의 성능과 공정의 균일성 및 재현성이 향상될 수 있다.
티(T)형, 감마(Γ)형, 게이트 전극, 기생 캐패시턴스, 절연막, 보이드

Abstract translation: 场效应晶体管及其制造方法技术领域本发明涉及一种场效应晶体管及其制造方法，该场效应晶体管具有头部比腿部宽的三通型或伽马（Γ）型的薄栅电极。 在电极的头部和半导体衬底之间形成空隙。 它是由空隙减小了栅电极和半导体衬底能大大使栅电极，能够减少栅极电阻的头部部分之间的寄生电容，能够调节绝缘膜的厚度，以调节所述元件的栅极电极的高度 性能和工艺的一致性和再现性可以得到改善。