公开(公告)号：KR1019990030780A

公开(公告)日：1999-05-06

申请号：KR1019970051196

申请日：1997-10-06

Applicant: 한국전자통신연구원

Inventor： 강진영 ,  이대우 ,  김상기 ,  남기수 ,  구진근 ,  노태문 ,  김종대

IPC: H01L27/10

Abstract: 본 발명은 고전압 소자의 항복 전압 및 온(On) 저항을 개선하고 제조 공정을 단순화하기 위한 역 방향 웰 구조를 갖는 전력 집적회로 소자의 제조 방법에 관한 것이다.
일반적으로 고전압 소자에 있어서, 드레인에 인가된 고전압을 소자 내부 및 외부의 낮은 배경 전압에 대하여 전압 항복없이 지탱시키는 것으로 p형 기판 상에 비저항이 높은 에피층을 두껍게 성장시킨 후, 이 에피층에 농도가 낮고 접합 깊이가 깊은 웰과 농도가 낮은 드리프트 영역의 접합을 형성하는 방법이 이용되었다. 그러나, 종래의 방법은 깊은 웰의 표면 농도가 불필요하게 높아 고전압 소자의 표면 농도가 낮은 드리프트 영역을 만들기가 어렵고, 또한 깊은 웰은 p형 기판으로 갈수록 농도가 낮아져 소자 동작시 펀치쓰루우가 쉽게 일어나는 문제점이 발생하였다. 따라서 본 발명은 p형 기판에 매몰층을 형성한 후 에피층을 형성시키고, 매몰층으로부터 상,하로 불순물을 확산하는 방법을 사용함으로서, 깊은 웰의 표면 농도가 불필요하게 높아지는 것을 방지할 수 있어 농도가 낮은 드리프트 영역의 n형 또는 p형 깊은 접합을 만들기가 용이하며, 드리프트 하부 영역의 웰 농도가 고농도의 구조로 이루어지므로 소자 동작시 드리프트 영역의 RESURF 효과를 극대화할 수 있고, 고전압 소자의 드리프트 영역과 p형 기판과의 펀치쓰루우를 방지할 수 있다.

公开(公告)号：KR1019980050464A

公开(公告)日：1998-09-15

申请号：KR1019960069287

申请日：1996-12-20

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  이대우 ,  박종문 ,  백규하 ,  구진근 ,  남기수

IPC: H01L27/02

Abstract: 아날로그 CMOS IC(집적회로: integrated circuits)에는 CMOS 소자와 수동소자(저항, 캐패시터 등)가 포함된다. 아날로그 CMOS IC를 제조하는 방법은 CMOS 소자를 제작한 후 수동소자를 제작하는 방법과 다결정실리콘을 이용하여 저항과 캐패시터의 하층 전극을 먼저 형성한 후에 캐패시터 절연막을 형성하고 게이트 절연막을 성장시킨 후 게이트 전극을 형성하여 CMOS 소자과 다결정실리콘 캐패시터를 제작하는 방법이 있다. 후자의 방법은 저항 소자를 먼저 제작하고 CMOS 소자를 제작함으로서 수동소자를 제작할 때 CMOS 소자에 미치는 영향을 줄일 수 있지만, 전체 공정이 복잡해질 뿐만아니라 CMOS 소자의 균일성과 재현성에 문제가 발생된다. 전자는 CMOS 소자를 제작하고 수동소자를 제작하기 때문에 CMOS 소자의 특성의 재현성과 균일성이 우수하게 할 수 있으나, 수동소자를 제작할 때 CMOS 소자에 영향을 미칠 수 있게 된다.
따라서 본 발명에서는 아날로그 CMOS IC 제조공정에 있어서 CMOS 소자의 특성을 나쁘게 하지 않고 수동소자를 제작하는 방법에 관한 것이다. 이 방법은 CMOS 소자를 제작한 후에 산소나 기타 불순물이 투과되지 않는 질화막을 소자가 형성되는 전면에 증착후에 수동소자인 캐패시터가 형성되는 부분의 질화막을 제거하고 캐패시터 절연막을 형성한 다음에 저항과 다결정실리콘 캐패시터의 상층 전극인 다결정실리콘을 증착하여 수동소자를 제작하는 것이다. 이 방법은 캐패시터 절연막을 형성하기 위하여 다결정실리콘을 산화시키거나 저압화학증착법으로 절연막을 증착시킬 때 CMOS 소자 채널 가장자리에 산화막이 성장되거나 소자에 불순물이 도입되어 소자의 특성이 나빠지는 것을 억제할 수 있다.

公开(公告)号：KR100125056B1

公开(公告)日：1997-10-01

申请号：KR1019930027628

申请日：1993-12-14

Applicant: 한국전자통신연구원

Inventor： 이중환 ,  남산 ,  이대우 ,  조경익

IPC: H01L21/30

公开(公告)号：KR1019970009856B1

公开(公告)日：1997-06-18

申请号：KR1019930027628

申请日：1993-12-14

Applicant: 한국전자통신연구원

Inventor： 이중환 ,  남산 ,  이대우 ,  조경익

IPC: H01L21/30

Abstract: A micro-structure manufacturing device by an electronic line grid and method thereof is disclosed. The micro-structure manufacturing method comprises the steps of forming a grid having phase difference by using a electro-optic device(3), and forming the same micro-structure as the grid by manufacturing a surface by using one of a selective chemical deposition reaction, a developing and etching process by using a super thin film photoresist and a partial solution method of surface oxide film after irradiates the formed grid on the surface of the substrate(4) for manufacturing. Thereby, a regular micro-structure having a constant size and space is formed.

Abstract translation: 公开了一种电子线栅的微结构制造装置及其方法。 微结构制造方法包括以下步骤：通过使用电光装置（3）形成具有相位差的栅格，并通过使用选择性化学沉积反应中的一种制造表面来形成与栅格相同的微结构 ，通过使用超薄膜光致抗蚀剂的显影和蚀刻工艺，以及在形成的栅格辐射基板（4）的表面上进行制造之后的表面氧化膜的局部溶解方法。 由此，形成具有恒定尺寸和空间的规则微结构。

公开(公告)号：KR1019950002953B1

公开(公告)日：1995-03-28

申请号：KR1019920009979

申请日：1992-06-09

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 윤용선 ,  이대우 ,  모승기 ,  김보우

IPC: H01L21/28 ,  H01L21/3205

Abstract: The method includes the steps of depositing a first metal layer (12), an etching stopper layer (13), and a connection metal layer (14) on a Si substrate (11) to form a pattern photoresist film (15) thereon, forming a pattern pillar (16) thereon by a photolithography and an ion etching methods, forming a first metal layer pattern (17), depositing an inter layered insulating film (18) thereon, mechanically and chemically flattening the layer (18) to etch-back the residual film (18), and depositing and patterning a second metal layer thereon to form a second metal layer pattern (21), thereby using a local flattening process and an Al pillar to reduce the step coverage.

Abstract translation: 该方法包括以下步骤：在Si衬底（11）上沉积第一金属层（12），蚀刻阻挡层（13）和连接金属层（14），以形成图案光刻胶膜（15），形成 通过光刻和离子蚀刻方法在其上形成图案柱（16），形成第一金属层图案（17），在其上沉积层间绝缘膜（18），机械地和化学地使层（18）平坦化以回蚀 残留膜（18），并在其上沉积和图案化第二金属层以形成第二金属层图案（21），由此使用局部平坦化处理和Al柱以减少台阶覆盖。

公开(公告)号：KR100921509B1

公开(公告)日：2009-10-13

申请号：KR1020070054320

申请日：2007-06-04

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  양일석 ,  천익재 ,  여준기 ,  노태문 ,  김종대

IPC: H03K19/094

Abstract: 본 발명은 MTCMOS(Multi-Threshold CMOS) 기술을 이용한 저전력 클럭 게이팅 회로에 관한 것이다. 본 발명에서의 저전력 클럭 게이팅 회로는 입력단의 래치(latch)회로와 출력단의 앤드(AND) 게이트 회로로 구성되며, 슬립모드에서는 클럭 게이팅 회로내에서의 누설전류에 의한 전력소모를 감소시키며, 액티브모드에서는 클럭 인에이블 신호에 의해 대상로직회로에 대해 사용하지 않는 장치의 클럭을 차단시켜, 결과적으로 전체 전력소모를 감소시키는 것을 특징으로 한다. 본 발명에 따른 MTCMOS 기술을 이용한 저전력 클럭 게이팅 회로는 낮은 문턱전압 및 높은 문턱전압 소자를 각각 사용함으로서 종래의 단일 문턱전압을 사용한 클럭 게이팅 회로 보다 고속, 저전력용의 회로를 구현할 수 있다.
MTCMOS, 래치회로, 문턱전압, 앤드 게이트

公开(公告)号：KR100596508B1

公开(公告)日：2006-07-05

申请号：KR1020030097071

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  권성구 ,  이대우 ,  박일용 ,  양일석 ,  유병곤 ,  김종대

IPC: H01L27/092 ,  H01L21/8228

Abstract: 본 발명은 실리콘 기판과, 상기 실리콘 기판상에 형성된 Fin 채널, 게이트 절연막, 게이트 및 소스/드레인 전극을 포함하는 FinFET 및 FinFET의 Fin채널 제조방법에 관한 것으로서, 상기 Fin 채널은, 상기 실리콘 기판상에 형성되는 버퍼층인 경사 SiGe층상에 형성되며, 상기 경사 SiGe층 상부에 에피택셜 성장되며 적어도 일영역에 패터닝된 Fin이 구비된 이완된 SiGe층, 및 상기 이완된 SiGe층상에 적어도 상기 Fin상에 형성되는 스트레인드 실리콘층을 포함하여 구성되거나, 상기 실리콘 기판의 적어도 일영역에 패터닝된 실리콘 Fin, 상기 실리콘 Fin 상에 에피택셜 성장된 스트레인드 SiGe층, 및 상기 스트레인드 SiGe층 상에 에피택셜 실리콘층을 포함하여 구성되도록 한다. 이러한 구성을 통해서, 종래의 실리콘 FinFET 보다 소자의 성능을 크게 향상시킬 수 있다.
나노, Fin, MOSFET, FinFET, 스트레인드 Si, 스트레인드 SiGe, 게이트 절연막

公开(公告)号：KR1020060058580A

公开(公告)日：2006-05-30

申请号：KR1020040097666

申请日：2004-11-25

Applicant: 한국전자통신연구원

Inventor： 양일석 ,  이대우 ,  김종대

IPC: G09G3/30

CPC classification number: G09G3/3266 ,  G09G3/325 ,  G09G3/3258 ,  G09G2300/0842

Abstract: 본 발명은 능동 구동 전압/전류형 유기 EL 화소 회로를 개시한다. 특히 한 개의 화소 회로를 사용하여 전압 프로그래밍 방식과 전류 프로그래밍 방식으로 유기 EL을 구동할 수 있는 능동 구동 전압/전류형 유기 EL 화소 회로 및 이러한 화소 회로를 채용한 유기 EL 표시 장치를 제공한다. 본 발명은 프로그램에 의하여 전압형과 전류형에 모두 사용할 수 있어서 화소 회로 및 구동 회로의 유연성이 뛰어나고, 응용도가 뛰어나다.
유기 EL, 화소 회로, 능동 구동, 전압/전류형, 프로그램

公开(公告)号：KR100541975B1

公开(公告)日：2006-01-10

申请号：KR1020030096035

申请日：2003-12-24

Applicant: 한국전자통신연구원

Inventor： 양일석 ,  김종대 ,  이대우 ,  노태문 ,  박일용 ,  권성구 ,  유병곤

IPC: G09G3/30

CPC classification number: G09G3/30 ,  G09G2310/027 ,  G09G2320/0276

Abstract: 본 발명은 디지털 신호를 아날로그 신호로 변환하고 이 변환과정에서 동시에 램프 신호를 생성하는 디지털-아날로그 변환/램프 회로를 구비하는 능동 구동형 EL의 소스 구동회로를 제공한다. 이를 통해 온도나 문턱전압 변동에 무관하고 종래의 램프 회로를 사용하지 않을 수 있어 고집적도가 가능하도록 할 수 있다.
능동, 무기 EL, 소스 구동회로

公开(公告)号：KR100532564B1

公开(公告)日：2005-12-01

申请号：KR1020040037571

申请日：2004-05-25

Applicant: 한국전자통신연구원

Inventor： 조영균 ,  권성구 ,  노태문 ,  이대우 ,  김종대

IPC: H01L21/336

CPC classification number: H01L29/785 ,  H01L29/66818

Abstract: 본 발명은 다중 게이트 모스 트랜지스터 및 그의 제조 방법에 관한 것으로, 단결정 실리콘 패턴의 형태와 실리콘의 결정 방향에 따른 열산화 속도 차이를 이용하여 유선(∩) 형태의 채널, 점차 증가하는 형태의 확장 영역 및 상승된 구조의 소스 및 드레인을 구현한다. 채널이 유선(∩) 형태로 형성됨으로써 전계의 집중으로 인한 소자의 신뢰성 저하가 방지되며, 채널의 상부와 양 측벽이 게이트 전극으로 둘러싸여지기 때문에 게이트 전압에 의한 전류 구동 능력이 우수해진다. 또한, 크기가 증가된 확장 영역으로 인해 전류 밀집 현상이 방지되며, 상승된 소스 드레인 구조에 의해 소스 및 드레인 직렬 저항이 감소되어 전류 구동 능력이 증대된다.