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公开(公告)号：KR1020050059636A
公开(公告)日：2005-06-21
申请号：KR1020030091338
申请日：2003-12-15
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: 본 발명의 반도체소자의 티형 게이트 형성방법은, 반도체기판 위에 제1 절연막을 형성하는 단계와, 제1 절연막 위에 제1 절연막의 일부 표면을 노출시키는 개구부를 갖는 마스크막패턴을 형성하되, 개구부의 폭은 상부에서 제1 절연막을 향할수록 점점 커지도록 하는 단계와, 제1 절연막의 노출부분에 대한 식각을 수행하여 반도체기판의 일부표면을 노출시키는 제1 절연막패턴을 형성하되, 반도체기판의 노출표면의 폭이 마스크막패턴의 하부 개구부의 폭보다 더 크도록 하는 단계와, 반도체기판의 노출표면, 제1 절연막패턴 및 마스크막패턴을 덮는 제2 절연막을 형성하는 단계와, 제2 절연막에 대한 이방성식각을 수행하여 반도체기판 위의 제2 절연막의 일부를 제거하여 반도체기판의 일부표면을 노출시키는 단계와 마스크막패턴 및 반도체기판의 노� �표면과 반도체기판 위의 제2 절연막 위에 상호 분리되는 게이트전극용 금속막을 형성하는 단계와, 그리고 마스크막패턴을 제거하여 마스크막패턴 위의 제2 절연막을 리프트-오프시키는 단계를 포함한다.
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公开(公告)号：KR100479267B1
公开(公告)日：2005-03-29
申请号：KR1020020080045
申请日：2002-12-14
Applicant: 한국전자통신연구원
IPC: H03F3/45
Abstract: 본 발명은 넓은 주파수 대역폭 및 낮은 입출력 반사 손실을 갖는 트랜스임피던스 증폭기를 개시한다. 개시된 본 발명은, 포토 다이오드에서 발생하는 광 전류를 전기적 신호로 변환시키는 트랜스임피던스 증폭기로서, 광전류를 전압으로 변환, 증폭하는 제 1 증폭부, 상기 제 1 증폭부의 출력을 재차 증폭시키는 제 2 증폭부, 상기 제 2 증폭부의 출력을 제 1 증폭부의 입력단으로 피드백시키는 궤환부, 및 상기 궤환부의 출력 신호를 버퍼링하는 버퍼부를 포함한다.
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公开(公告)号：KR1020040057000A
公开(公告)日：2004-07-01
申请号：KR1020020083751
申请日：2002-12-24
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: PURPOSE: A method for manufacturing an HBT(Heterojunction Bipolar Transistor) and the HBT thereby are provided to reduce base resistance by forming a collector electrode on a base electrode and self-aligning an emitter with a base, and to decrease the parasitic capacitance between the base and a collector by reducing the junction surface between the base and collector. CONSTITUTION: A subcollector layer(2), the first etch stop layer(2a), a collector layer(3), a base layer(4), an emitter layer(5), an emitter electrode(8) are sequentially deposited on a substrate(1). The base layer is exposed by selectively etching the emitter layer using the emitter electrode as an etching mask. A base electrode(9) is formed on the base layer and emitter electrode. An undercut is formed at the lower portion of the base electrode by selectively etching the base and collector layer using the base electrode as an etching mask. The subcollector layer is exposed by selectively etching the first etch stop layer. A layer for a collector electrode(10) is deposited on the entire surface of the resultant structure for being self-aligned with the base and emitter electrode.
Abstract translation: 目的：提供一种用于制造HBT（异质结双极晶体管）和HBT的方法，以通过在基极上形成集电极并使发射极与基极自对准，并降低基极电阻 基底和收集器通过减少基底和收集器之间的接合面。 构成：子集电极层（2），第一蚀刻停止层（2a），集电极层（3），基极层（4），发射极层（5），发射极（8） 衬底（1）。 通过使用发射电极作为蚀刻掩模选择性地蚀刻发射极层来暴露基底层。 在基底层和发射极上形成基极（9）。 通过使用基极作为蚀刻掩模选择性地蚀刻基极和集电极层，在基极的下部形成底切。 通过选择性蚀刻第一蚀刻停止层来暴露子集电极层。 在所得结构的整个表面上沉积用于集电极（10）的层，以与基极和发射极自对准。
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公开(公告)号：KR100400081B1
公开(公告)日：2003-09-29
申请号：KR1020010073570
申请日：2001-11-24
Applicant: 한국전자통신연구원
IPC: G02B6/42
CPC classification number: G02B6/4201 , G02B6/4274 , G02B6/4279 , H01L2224/48091 , H01L2924/30107 , H01L2924/3025 , H01L2924/00014 , H01L2924/00
Abstract: 본 발명의 광전 모듈용 서브마운트는, 광전 소자로부터 입사되는 광을 전기적인 신호로 출력시키기 위한 광전 모듈용 서브마운트에 관한 것이다. 이 광전 모듈용 서브마운트는 유전체 및 신호 연결선을 포함한다. 유전체는 정면 및 바닥면을 갖는 다각 형태로 이루어진다. 신호 연결선은 유전체의 정면 및 바닥면에 부착되며 광전 소자와 전기적으로 연결되어 광전 소자로부터의 신호를 출력시키는 동일한 평면 도파관 구조로 이루어진다.
Abstract translation: 提供了用于输出从光电设备入射的光作为电信号的光电模块的子基板。 基台包括介电材料和互连线。 电介质材料具有包括正面和底面的多边形形状。 互连线连接到电介质材料的正面和底面。 互连线具有共面波导结构并且与光电设备电连接以输出来自光电设备的信号。
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公开(公告)号：KR1020020054114A
公开(公告)日：2002-07-06
申请号：KR1020000082810
申请日：2000-12-27
Applicant: 한국전자통신연구원
IPC: H01L21/335
CPC classification number: H01L29/66848
Abstract: PURPOSE: A method for fabricating a self-aligned gate transistor is provided to improve a pinch-off characteristic and a drain breakdown characteristic, by implanting p-type impurities into a portion under a gate in a channel layer. CONSTITUTION: P-type impurity ions are implanted into a channel region under the gate and a portion under a source/drain electrode. A refractory gate metal having an excellent high temperature stability is deposited and etched to form a gate pattern by a dry etch method. The gate metal is deposited while the p-type impurities are not implanted into a narrow region between a source and a gate, and between the gate and a drain. The gate pattern is etched. A lightly doped drain(LDD) layer is formed by an ion implantation process using the gate as an ion implantation mask. N+ type ions are implanted into a source/drain region. After a resistive metal for an ohmic contact is formed, a heat treatment process is performed to form an ohmic contact layer. The source/drain electrode for a contact with the ohmic contact layer is formed.
Abstract translation: 目的：提供一种用于制造自对准栅极晶体管的方法，以通过将p型杂质注入到沟道层中的栅极下方的部分来改善夹断特性和漏极击穿特性。 构成：将P型杂质离子注入到栅极下方的沟道区和源极/漏极之下的部分。 沉积并蚀刻具有优异的高温稳定性的难熔栅极金属，以通过干蚀刻法形成栅极图案。 栅极金属被沉积，而p型杂质不被注入到源极和栅极之间的狭窄区域中，并且在栅极和漏极之间。 栅极图案被蚀刻。 通过使用栅极作为离子注入掩模的离子注入工艺形成轻掺杂漏极（LDD）层。 将N +型离子注入源/漏区。 在形成用于欧姆接触的电阻金属之后，进行热处理工艺以形成欧姆接触层。 形成与欧姆接触层接触的源/漏电极。
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Patent Agency Ranking
公开(公告)号：KR102261740B1
公开(公告)日：2021-06-09
申请号：KR1020170027956
申请日：2017-03-03
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/02 , H01L21/027 , H01L29/66 , H01L29/423 , H01L29/45 , H01L21/762
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公开(公告)号：KR102211392B1
公开(公告)日：2021-02-04
申请号：KR1020160016412
申请日：2016-02-12
Applicant: 한국전자통신연구원
Abstract: 본발명은패치안테나에관한것으로, 본발명의일 실시예에따른패치안테나는, 복수의유전체층들이적층된다층기판; 상기다층기판의중심영역의외부에서, 상기복수의유전체층들사이에개재된적어도하나의금속패턴층; 상기다층기판의상부면상에배치되고, 상기중심영역내에위치하는안테나패치; 상기다층기판의하부면에배치된접지층; 상기복수의유전체층들을관통하여상기금속패턴층과상기접지층을전기적으로연결하고, 상기중심영역을에워싸는복수의연결비아패턴들; 상기다층기판의상부면상에배치되고상기중심영역외부에위치하는제1 전송선로부와, 상기다층기판의상부면상에배치되고상기중심영역내에위치하는제2 전송선로부를포함하는전송선로; 및상기다층기판의중심영역내에서상기제2 전송선로부의아래에위치하는임피던스변환기를포함할수 있다.
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公开(公告)号：KR101928814B1
公开(公告)日：2018-12-14
申请号：KR1020120047360
申请日：2012-05-04
Applicant: 한국전자통신연구원
Abstract: 본 발명은 GaN(질화갈륨)계 화합물 전력반도체 장치 및 그 제조 방법에 관한 것으로, 질화 갈륨계 화합물 전력반도체 장치는 웨이퍼 상에서 성장하여 형성된 질화 갈륨계 화합물 소자; 상기 질화 갈륨계 화합물 소자에 소스, 드레인 및 게이트를 포함하는 접촉 패드; 상기 질화 갈륨계 화합물 소자가 플립칩 본딩되는 모듈 기판; 상기 모듈 기판상에 형성되는 본딩 패드; 및 상기 접촉 패드와 상기 본딩 패드가 플립칩 본딩될 수 있도록 상기 모듈 기판의 상기 본딩 패드에 형성되는 범프를 포함하고, 범프를 기판에 전면공정(wafer level)으로 형성함으로써 공정비용이 저렴하며, 기판의 서브 소스 접촉 패드 및 서브 드레인 접촉 패드가 엑티브 영역에 형성되므로 AlGaN HEMT소자에서 발생한 열을 빠르게 방출하고, 기판에 비아홀을 형성하고 전도성 금속으로 비아 홀을 충전함으로써 AlGaN HEMT소자에서 발생한 열을 효율적으로 방출한다는 효과가 있다.
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公开(公告)号：KR101923972B1
公开(公告)日：2018-11-30
申请号：KR1020120148675
申请日：2012-12-18
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/335
CPC classification number: H01L29/7787 , H01L29/2003 , H01L29/201 , H01L29/205 , H01L29/42316 , H01L29/4236 , H01L29/42376 , H01L29/51 , H01L29/518 , H01L29/66462 , H01L29/7786
Abstract: 전계효과트랜지스터가제공된다. 이트랜지스터는기판상에순차적으로적층된활성층및 캡핑층, 캡핑층상에서로이격되어배치된소스오믹전극및 드레인오믹전극, 및소스오믹전극과드레인오믹전극사이의기판상에배치되되, 캡핑층을관통하여활성층에연결된게이트전극을포함한다. 게이트전극은활성층에연결된좁은폭을갖는다리부및 다리부보다넓은폭을갖는다리부상의머리부로구성된다. 게이트전극이연장되는방향의게이트전극의양 말단부위들의게이트전극의다리부는나머지부위의게이트전극의머리부보다좁고, 그리고다리부보다넓은폭을갖는다.
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公开(公告)号：KR101903509B1
公开(公告)日：2018-10-05
申请号：KR1020120075571
申请日：2012-07-11
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/778
CPC classification number: H01L21/28008 , H01L21/28587 , H01L29/42316 , H01L29/66863
Abstract: 본발명은소자의누설전류를감소시키고소자의항복전압이개선된고성능의전계효과형화합물반도체소자의제조방법에관한것으로, 상기전계효과형화합물반도체소자의제조방법은기판상에, 활성층과, 오믹층을적층하고, 상기오믹층상에제1 산화막층을형성하는단계와, 상기제1 산화막층, 상기오믹층및 상기활성층의소정영역에수직으로메사영역을형성하는단계; 상기메사영역에질화막을증착하여질화막층을형성한후, 상기메사영역을평탄화하는단계; 상기제1 산화막층상에오믹전극을형성하는단계와, 상기오믹전극이형성된반도체기판상에제2 산화막층을형성한후, 미세게이트레지스트패턴을형성하고, 제1산화막층, 질화막층및 제2 산화막층의 3층절연층을건식식각하여언더컷(under-cut) 형상의프로파일을갖는미세게이트패턴을형성하는단계와, 상기미세게이트패턴이형성된반도체기판상에공중합체레지스트를도포하여감마형게이트전극의헤드패턴을형성하여게이트리세스영역을형성하는단계및 상기게이트리세스영역이형성된반도체기판상에내열성금속을증착하여감마형게이트전극을형성하는단계를포함한다.
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