公开(公告)号：DE102013210625B4

公开(公告)日：2015-12-10

申请号：DE102013210625

申请日：2013-06-07

Applicant: GLOBALFOUNDRIES INC

Inventor： HOHAGE JOERG ,  RUELKE HARTMUT ,  RICHTER RALF

IPC: H01L21/314 ,  C23C16/34 ,  H01L21/283 ,  H01L21/318 ,  H01L21/336

Abstract: Verfahren, umfassend: Inkontaktbringen von Oberflächenbereichen (250s) eines Transistors (250) einer Halbleitervorrichtung (200) mit einer plasmafreien Ammoniak und Stickstoff aufweisenden Umgebung, um die Oberflächenbereiche (250s) für eine Abscheidung von einer ersten verspannungsinduzierenden Materialschicht (221) vorzubereiten; Bilden der ersten verspannungsinduzierenden Materialschicht (221) auf den Oberflächenbereichen (250s) unter Verwendung eines ersten plasmaunterstützten Abscheidungsprozesses (250b), wobei die erste verspannungsinduzierende Materialschicht (221) in einem Kanalbereich (251) des Transistors (250) eine Druckverspannung hervorruft und ein erstes inneres Verspannungsniveau aufweist; und Bilden einer zweiten verspannungsinduzierenden Materialschicht (222) auf der ersten verspannungsinduzierenden Materialschicht (221) unter Verwendung eines zweiten plasmaunterstützten Abscheidungsprozesses (207), wobei sich der erste plasmaunterstützte Abscheidungsprozess (205b) von dem zweiten plasmaunterstützten Abscheidungsprozess (207) in wenigstens einem Prozessparameter unterscheidet, wobei die zweite verspannungsinduzierende Materialschicht (222) im Kanalbereich (251) eine Druckverspannung hervorruft und ein zweites inneres Verspannungsniveau aufweist, das größer ist als das erste innere Verspannungsniveau.

公开(公告)号：DE102008053954B4

公开(公告)日：2015-07-30

申请号：DE102008053954

申请日：2008-10-31

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： WIRTZ RENE ,  SELTMANN ROLF

IPC: G03F7/20 ,  G01B9/00 ,  G01M11/02

Abstract: Verfahren mit folgenden Schritten: • Ermitteln von Messdaten (101, 101s), die den besten Fokus für eine Anzahl an Positionen (P1, ..., P6) über einen Bereich eines Belichtungsfeldes eines von einer Belichtungsanlage (100) belichteten Substrats (150) angeben; und • Einstellen eines oder mehrerer Belichtungsanlagenparameter derart, dass eine nicht-ebene Fokusoberfläche auf der Grundlage der Messdaten (101, 101s) erzeugt wird, • wobei der eine oder die mehreren Belichtungsanlagenparameter einen oder mehrere Parameter zum Steuern der Linsenaberration eines optischen Systems der Belichtungsanlage (100) umfasst oder umfassen; und • wobei das Einstellen eines oder mehrerer Belichtungsanlagenparameter umfasst: • Bestimmen einer Korrektur erster Ordnung der Fokusoberfläche auf der Grundlage der Messdaten (101, 101s) und Anwenden der Korrektur erster Ordnung, um einen Neigungswinkel eines Substrats (150) zu bestimmen; • Bestimmen mindestens einer Korrektur höherer Ordnung der Fokusoberfläche auf der Grundlage der Messdaten (101, 101s) mittels eines Polynoms höherer Ordnung und Verwenden der mindestens einen Korrektur höherer Ordnung zur Bestimmung eines Linsenaberrationsparameters.

公开(公告)号：DE102014222705A1

公开(公告)日：2015-06-11

申请号：DE102014222705

申请日：2014-11-06

Applicant: GLOBALFOUNDRIES INC

Inventor： GRAU GERO ,  KALISCH STEFFEN ,  WEIGANG JOERG ,  FOSNIGHT WILLIAM JOHN ,  OZA CHINMAY ,  PABST DETLEF

IPC: H01L21/67 ,  G06Q50/28 ,  H01L21/66

Abstract: Ein Verfahren umfasst ein Verarbeiten von jedem von mehreren Losen mit zumindest einer ersten Anlage und ein Bewegen von einigen der mehreren Lose zu einem ersten Lager. Für jede der mehreren zweiten Anlagen wird ein zu erwartender Absendezeitpunkt von ein oder mehr nächsten Losen zur Verarbeitung durch die zweite Anlage bestimmt. Jedes der Lose in dem ersten Lager wird anhand von zumindest den bestimmten zu erwartenden Absendezeitpunkten einer der mehreren zweiten Anlagen zugewiesen und zu einem von mehreren zweiten Lagern bewegt, das einer der mehreren zweiten Anlagen, der das jeweilige Los zugewiesen wurde, zugeordnet ist. Für jede der mehreren zweiten Anlagen wird jedes der Lose in dem zweiten Lager, das der zweiten Anlage zugeordnet ist, zu der zweiten Anlage bewegt und mit der zweiten Anlage verarbeitet.

公开(公告)号：DE102010028462B4

公开(公告)日：2015-06-11

申请号：DE102010028462

申请日：2010-04-30

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： HOENTSCHEL JAN ,  KURZ ANDREAS ,  GRIEBENOW UWE ,  SCHEIPER THILO

IPC: H01L21/8238 ,  H01L21/265 ,  H01L21/336 ,  H01L27/088

Abstract: Verfahren mit: Bilden einer Abstandshalterschicht über einem ersten Transistor und einem zweiten Transistor, wobei die Abstandshalterschicht Silizium und Stickstoff aufweist und wobei der erste Transistor in und über einem ersten aktiven Gebiet ausgebildet ist und ein im Wesentlichen amorphisiertes Halbleitergebiet in Drain- und Sourcebereichen enthält, und wobei der zweite Transistor in und über einem zweiten aktiven Gebiet ausgebildet ist; Ausheizen des ersten und des zweiten Transistors derart, dass das im Wesentlichen amorphisierte Halbleitergebiet in Anwesenheit der Abstandshalterschicht rekristallisiert wird; Verringern des Anteils an Stickstoff in der Abstandshalterschicht durch Einbau von Sauerstoff durch Ionenimplantation; Bilden eines Abstandshalters aus der Abstandshalterschicht jeweils an den Seitenwänden von Gateelektrodenstrukturen des ersten und des zweiten Transistors; und Abscheiden eines dielektrischen Materials über dem Abstandshalter.

公开(公告)号：DE102014222562A1

公开(公告)日：2015-05-13

申请号：DE102014222562

申请日：2014-11-05

Applicant: GLOBALFOUNDRIES INC

Inventor： XIE RUILONG ,  JACOB AJEY POOVANNUMMOOTTIL

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/78

Abstract: Ein offenbartes Verfahren umfasst unter anderem ein Entfernen einer Opfergatestruktur, um dadurch eine Austauschgateausnehmung festzulegen, ein Durchführen eines Ätzprozesses durch die Austauschgatestruktur zum Festlegen einer Finstruktur in einer Schicht aus Halbleitermaterial unter Verwendung einer strukturierten Hartmaske, die innerhalb der Austauschgateausnehmung als eine Ätzmaske freiliegt, und ein Bilden einer Austauschgatestruktur in der Austauschgateausnehmung um wenigstens einen Bereich der Finstruktur herum.

公开(公告)号：DE102014222289A1

公开(公告)日：2015-05-07

申请号：DE102014222289

申请日：2014-10-31

Applicant: GLOBALFOUNDRIES INC

Inventor： CHOI KISIK ,  KIM HOON

IPC: H01L21/8238 ,  H01L21/336

Abstract: Ein hierin offenbartes anschauliches Verfahren umfasst ein Entfernen von Opfergatestrukturen für NMOS- und PMOS-Transistoren, um dadurch NMOS- und PMOS-Gateausnehmungen festzulegen, ein Bilden einer High-k-Gateisolationsschicht in den NMOS- und PMOS-Gateausnehmungen, ein Bilden einer Lanthanid basierten Materialschicht auf der High-k-Gateisolationsschicht in den NMOS- und PMOS-Gateausnehmungen, ein Durchführen eines Wärmeprozesses, um Material von der Lanthanoid basierten Materialschicht in die High-k-Gateisolationsschicht einzutreiben, so dass dadurch eine Lanthanid aufweisende High-k-Gateisolationsschicht in jeder der NMOS- und PMOS-Gateausnehmungen gebildet wird, und ein Bilden von Gateelektrodenstrukturen über der Lanthanid aufweisenden High-k-Gateisolationsschicht in den NMOS- und PMOS-Gateausnehmungen.

公开(公告)号：DE102007052220B4

公开(公告)日：2015-04-09

申请号：DE102007052220

申请日：2007-10-31

Applicant: GLOBALFOUNDRIES INC

Inventor： MOWRY ANTHONY ,  LENSKI MARKUS ,  KOERNER GUIDO ,  OTTERBACH RALF

IPC: H01L21/8234 ,  H01L27/092

Abstract: Verfahren zur Herstellung eines Halbleiterelements mit: Bilden einer ersten Gateelektrodenstruktur eines ersten Feldeffekttransistors über einem ersten Bauteilgebiet einer siliziumbasierten Schicht; Bilden einer zweiten Gateelektrodenstruktur eines zweiten Feldeffekttransistors, der ein p-Kanaltransistor ist, über einem zweiten Bauteilgebiet der siliziumbasierten Schicht; Bilden einer verformungsinduzierenden Halbleiterlegierung, die Silizium-Germanium, Silizium-Zinn oder Silizium-Germanium-Zinn aufweist, in dem zweiten Bauteilgebiet in einem Bereich, der einem zu bildenden Source- und Draingebiet des zweiten Feldeffekttransistors entspricht; Bilden einer ersten Implantationsmaske über dem ersten Bauteilgebiet und dem zweiten Bauteilgebiet, wobei die erste Implantationsmaske das zweite Bauteilgebiet und die darauf gebildete zweite Gateelektrodenstruktur bedeckt und das erste Bauteilgebiet und die darauf gebildete erste Gateelektrodenstruktur freilässt; Ausführen eines ersten Implantationsprozesses auf der Grundlage einer ersten Parametereinstellung, um ein erstes Dotierstoffprofil lateral benachbart zu der ersten Gateelektrodenstruktur in dem ersten Bauteilgebiet zu erzeugen; Bilden einer zweiten Implantationsmaske über dem ersten und dem zweiten Bauteilgebiet, wobei die zweite Implantationsmaske das erste Bauteilgebiet bedeckt und das zweite Bauteilgebiet freilässt; Reduzieren einer lateralen Erstreckung der zweiten Gateelektrodenstruktur, indem die zweite Implantationsmaske als eine Ätzmaske verwendet wird; und Ausführen eines zweiten Implantationsprozesses mit der zweiten Implantationsmaske als Maske auf der Grundlage einer zweiten Parametereinstellung, um ein zweites Dotierstoffprofil in dem zweiten Bauteilgebiet lateral benachbart zu der zweiten Gateelektrodenstruktur zu erzeugen.

公开(公告)号：DE102014219912A1

公开(公告)日：2015-04-02

申请号：DE102014219912

申请日：2014-10-01

Applicant: GLOBALFOUNDRIES INC ,  IBM

Inventor： XIE RUILONG ,  CAI XIUYU ,  CHENG KANGGUO ,  KAKIFIROOZ ALI

IPC: H01L21/8234 ,  H01L21/283 ,  H01L21/336 ,  H01L29/49

Abstract: Ein hierin offenbartes Verfahren umfasst unter anderem ein Bilden einer gehobenen Isolationsstruktur zwischen einem ersten Fin und einem zweiten Fin, wobei die gehobene Isolationsstruktur teilweise einen ersten Raum und einen zweiten Raum zwischen dem ersten Fin bzw. dem zweiten Fin festlegt, und ein Bilden einer Gatestruktur um den ersten Fin und den zweiten Fin und die gehobene Isolationsstruktur, wobei wenigstens Bereiche der Gatestruktur in dem ersten Raum und dem zweiten Raum angeordnet sind. Eine anschauliche Vorrichtung umfasst unter anderem einen ersten Fin und einen zweiten Fin, eine gehobene Isolationsstruktur, die zwischen dem ersten Fin und dem zweiten Fin angeordnet ist, erste und zweite Räume, die durch die Fins und die gehobene Isolationsstruktur festgelegt werden, und eine Gatestruktur, die um einen Bereich der Fins und die Isolationsstruktur herum angeordnet ist.

公开(公告)号：SG2014013189A

公开(公告)日：2015-03-30

申请号：SG2014013189

申请日：2014-02-13

Applicant: GLOBALFOUNDRIES INC

Inventor： HAMOUDA AYMAN

Abstract: A method of SRAF printing using etch-aware SRAF print avoidance engines and the resulting device are provided. Embodiments include performing mask to resist simulations for a mask having both a plurality of features to be formed on a substrate and a plurality of sub resolution assist features (SRAFs); detecting SRAFs of the plurality that will print through to a resist; checking dimensions of the detected SRAFs to determine whether one or more of the SRAFs will etch through to the substrate; modifying the one or more of the SRAFs; and forming the mask after the one or more of the SRAFs have been modified.

公开(公告)号：DE102008063429B4

公开(公告)日：2015-03-26

申请号：DE102008063429

申请日：2008-12-31

Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

Inventor： HOENTSCHEL JAN ,  MULFINGER G ROBERT ,  PAPAGEORGIOU VASSILIOS

IPC: H01L21/82 ,  H01L21/336 ,  H01L23/525 ,  H01L23/58 ,  H01L27/12 ,  H01L29/78

Abstract: Verfahren mit: Bereitstellen eines Halbleiterbauelements (250) mit einem Transistor (200) mit einem nicht-planaren Kanalgebiet, das in mehreren Halbleiterstegen (210) ausgebildet ist, wobei jeder der mehreren Halbleiterstege (210) einen ersten Endbereich (210S), einen zweiten Endbereich (210D) und einen zwischen dem ersten und dem zweiten Endbereich (210S, 210D) angeordneten Kanalbereich aufweist, und einer durchgehend ausgebildeten, sich über die mehreren Halbleiterstege erstreckenden Gateelektrodenstruktur (220); und Einstellen einer elektrischen Konfiguration des Transistors (200) durch individuelles Schalten des ersten Endbereichs (210S) eines oder mehrerer der mehreren Halbleiterstege (210) mit einem ersten Knoten, der einen Drainanschluss (230D) oder einen Sourceanschluss (230S) des Transistors (200) darstellt, mittels Transistorelementen (262), die eine wiederholte Neukonfiguration ermöglichen, oder mittels Widerstandsstrukturen, die zumindest ein einmaliges Schalten ermöglichen, wodurch ein Übergang von einem Zustand hoher Leifähigkeit in einen Zustand geringer Leitfähigkeit der Widerstandstrukturen oder umgekehrt ermöglicht wird.