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公开(公告)号：KR100712078B1
公开(公告)日：2007-05-02
申请号：KR1020050119222
申请日：2005-12-08
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: 본 발명은 4방향 게이트에 의해 수직방향과 수평방향으로 동시에 공핍영역이 조절되는 수평형 접합전계효과 트랜지스터에 관한 것이다. 본 발명에 따른 수평형 접합전계효과 트랜지스터는 수직방향으로의 공핍을 제어하는 상부 및 하부 게이트와, 수평방향으로의 공핍을 제어하는 측면 게이트를 포함하며, 4방향의 게이트와 직교하는 수평방향으로 전도성 캐리어들이 흐르도록 설계된다. 여기서 측면 게이트는 주된 게이트 역할을 하고, 상부 및 하부 게이트는 보조 게이트 역할을 한다. 본 발명에 의하면, 측면 게이트에서 공정 변화에 따른 채널의 폭 및 캐리어 농도 변화가 심하지 않기 때문에 문턱전압 및 흐르는 전류의 균일도가 우수하며, 온-오프 스위치 특성이 우수한 수평형 접합전계효과 트랜지스터 소자를 구현할 수 있다.
JFET(Junction FET), 수평형(Lateral), 공핍, 수평, 측면, 4방향, 게이트Abstract translation: 本发明涉及一种水平结型场效应晶体管，其中耗尽区通过四路栅极在垂直和水平方向上被同时控制。 根据本发明的水平耦合场效应晶体管包括用于控制垂直方向上的耗尽的上和下栅极和用于控制水平方向上的耗尽的侧栅极， 运营商被设计为流动。 这里，侧门用作主门，并且上门和下门用作辅助门。 根据本发明，由于在栅极宽度，并根据工艺变化严重的阈值电压和流过的电流的均匀性优异的信道的载流子浓度，并开闭的术语开关特性实现优异的横向结型场效应晶体管器件 可以。
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公开(公告)号：KR1020060060202A
公开(公告)日：2006-06-05
申请号：KR1020040099118
申请日：2004-11-30
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336 , H01L21/28
CPC classification number: H01L29/7802 , H01L21/02068 , H01L21/2253 , H01L21/67075 , H01L29/66719 , H01L29/66818
Abstract: 본 발명은 고집적도의 VDMOS(Vertical Diffused Metal Oxide Semiconductor) 트랜지스터를 2번의 포토 마스크 작업으로 제작할 수 있는 단순화된 제조방법에 관한 것이다. 본 발명은 더욱 개량된 자기 정렬 공정을 이용하고, 금속 증착시 발생하는 스텝 커버리지를 이용하여 컨택홀 및 메탈의 마스킹 작업을 생략함으로써 2번의 마스킹 작업만으로 고집적도의 VDMOS를 제작하는 방법을 제공한다.
트랜지스터, 제조 방법, VDMOS, 자기 정렬, 스텝 커버리지-
公开(公告)号：KR1020060043957A
公开(公告)日：2006-05-16
申请号：KR1020040091710
申请日：2004-11-11
Applicant: 한국전자통신연구원
IPC: H01L21/60
Abstract: 본 발명은 반도체 소자의 골드 범프 제조방법에 관한 것으로, 기판 상부의 소정 영역에 금속 패드를 형성한 후 상기 금속 패드의 소정 영역이 노출되도록 전체 상부에 보호층을 형성하는 단계와, 노출된 상기 금속 패드 및 상기 보호층의 상부에 소정 두께의 확산 방지층, 접착층 및 포토 레지스트층을 순차적으로 형성하는 단계와, 상기 확산 방지층의 소정 영역이 노출되도록 상기 포토 레지스트층 및 상기 접착층을 순차적으로 제거한 후 상기 결과물의 전체 상부에 씨드 금속층을 형성하는 단계와, 상기 씨드 금속층의 상부에 소정 두께의 골드 범프를 형성한 후 상기 포토 레지스트층의 일부가 노출되도록 상대적으로 두께가 얇은 부분에 형성된 골드 범프와 상기 씨드 금속층을 제거하는 단계와, 상기 접착층이 노출되도록 상기 금속 패드의 상측에 형성된 골드 범프 이외에 형성된 골드 범프, 상기 씨드 금속층 및 상기 포토 레지스트층을 제거한 후 노출된 상기 접착층과 상기 확산 방지층을 순차적으로 제거하는 단계를 포함함으로써, 포토 레지스트층의 들뜸 현상을 억제시킬 수 있으며, 노광 및 현상 과정에서 현상용액에 의한 씨드 금속층의 부식현상으로 범프의 전단강도가 약화되는 문제점을 억제할 수 있는 효과가 있다.
반도체 소자, 골드 범프, 금속 패드, 확산 방지층, 접착층, 씨드 금속층-
公开(公告)号：KR100578763B1
公开(公告)日：2006-05-12
申请号：KR1020040081397
申请日：2004-10-12
Applicant: 한국전자통신연구원
IPC: H01L21/336
CPC classification number: H01L21/28587
Abstract: 본 발명은 티형 게이트의 제조방법에 관한 것으로, 보다 상세하게는 전자빔과 광 리소그라피 공정을 이용하여 한 종류의 감광막에서 두 종류의 형상을 형성하고, 소정 두께의 차단막을 형상반전용 상층 감광막과 하층 감광막 사이에 위치되도록 게재함으로써, 화합물 반도체 소자의 제작공정을 용이하게 할 수 있을 뿐만 아니라 제조수율의 향상 및 공정단계의 간략화에 의한 제작비용 절감 효과를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 티형 게이트, 감광막, 리소그라피-
公开(公告)号：KR100523053B1
公开(公告)日：2005-10-24
申请号：KR1020020067280
申请日：2002-10-31
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: 본 발명은 지능형 전력소자에 관한 것으로, SIMOX 기술을 이용한 SOI 기판상에 SiGe HBT, CMOS 소자, 바이폴라 소자 및 LDMOS 소자를 온칩화하고, SiGe HBT와 CMOS 소자, CMOS 소자와 고내압 바이폴라 소자, 고내압 바이폴라 소자와 nLDMOS 소자 사이는 LOCOS법에 의한 필드산화막 하부의 트렌치에 매립된 TEOS막과 다결정실리콘층에 의해 서로 격리시키므로써 고내압 특성을 갖는 서브미크론급 nLDMOS 소자, 고내압/고전류 특성을 만족시키기 위한 바이폴라 소자, 고속디지털 회로용 CMOS 소자 및 초고속 논리회로 구현을 위한 SiGe HBT를 하나의 SOI 기판에 구현하고, LDMOS 소자에서 드리프트층을 개방형으로 형성하여 드레인전계를 효과적으로 분산시키므로써 100V이상의 고내압 특성을 구현하고, 1.5㎛ 급의 에피층을 이용하여 초고속/고내압 특성을 동시에 만족시키고, 트렌치 격� �기술을 이용하여 집적도를 향상시킨다.
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Patent Agency Ranking
公开(公告)号：KR1020050064565A
公开(公告)日：2005-06-29
申请号：KR1020030096037
申请日：2003-12-24
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 반도체 구조물 상에 절연층을 형성하고 그 내부에 콘택홀을 형성하고, 그 상부에 티타늄막이 최상층인 배리어막을 형성한 후, 콘택홀 내부 바닥면에 대해 수직으로 질소 이온을 주입하고 열처리를 실시하여 절연층 상부의 티타늄막 표면과 콘택홀 내부 바닥면의 티타늄막 표면을 질화시키고, 콘택홀 측면부는 티타늄이 질화되지 않도록 하는 단계를 포함하는 반도체 소자의 금속배선 형성방법을 제공한다. 이 상부에 특히 알루미늄 같은 금속을 증착하면 질화되지 않은 콘택홀 측벽의 티타늄막상에 증착된 알루미늄막은 젖음 특성이 우수하여 티타늄막을 따라 단선이 되지않고 흘러내리기 때문에 고종횡비의 콘택홀 내부에 빈 곳의 발생이 적은 금속 배선의 매립이 용이하도록 해주는 효과가 있다.
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公开(公告)号：KR100466540B1
公开(公告)日：2005-01-15
申请号：KR1020020051029
申请日：2002-08-28
Applicant: 한국전자통신연구원
IPC: H03K19/00
CPC classification number: H03K19/0016
Abstract: The present invention relates to an input and output port circuit. The input and output port circuit comprises a signal register for storing output signals, an input/output register at which an input/output control signal for determining an input/output direction is stored, a plurality of control registers, a power supply switch circuit for selectively supplying a low voltage or a high voltage depending on a power mode control signal, a signal direction control circuit for determining the direction of the signal depending on a value of the signal register and a value of the input/output register, an output control circuit driven depending on the value of the control register and an output of the signal direction control circuit, and an output driving circuit for outputting the low voltage, the high voltage or the ground value depending on an output of the signal direction control circuit and an output of the output control circuit. The high voltage and the low voltage can be simultaneously driven using only a single output driving circuit and the single output driving circuit is constructed in multiple stages and is selectively driven by the output control register. Therefore, the power consumption can be saved.
Abstract translation: 输入和输出端口电路 输入和输出端口电路包括用于存储输出信号的信号寄存器，存储用于确定输入/输出方向的输入/输出控制信号的输入/输出寄存器，多个控制寄存器，用于电源开关电路 根据功率模式控制信号选择性地提供低电压或高电压;信号方向控制电路，用于根据信号寄存器的值和输入/输出寄存器的值来确定信号的方向;输出控制 电路根据控制寄存器的值和信号方向控制电路的输出进行驱动;以及输出驱动电路，用于根据信号方向控制电路的输出输出低电压，高电压或接地值，以及 输出控制电路的输出。 高电压和低电压可以仅使用单个输出驱动电路同时驱动，并且单个输出驱动电路构造为多个级并且由输出控制寄存器选择性地驱动。 因此，可以节省功耗。
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公开(公告)号：KR1020040042131A
公开(公告)日：2004-05-20
申请号：KR1020020070288
申请日：2002-11-13
Applicant: 한국전자통신연구원
IPC: H01J1/30
Abstract: PURPOSE: A fabrication method of a field emission device is provided to form a cathode tip by revaporizing a conducting material in case of dry etching process to form a cathode. CONSTITUTION: A fabrication method of a field emission device comprises a step of forming gradually a first conducting layer, a second conducting layer to use a cathode(13a) on a plate(11), a step of forming a mask pattern on the second conducting layer for embodying a cathode shape, a step of etching the second conducting layer of exposing part by using the mask pattern with an etching mask and forming a cathode tip(16) by revaporizing an etched conducting material(13b) at a side wall of the mask pattern and the second conducting layer, a step of forming gradually an insulating layer and a third conducting layer at all top part surface and flattening them by removing the third conducting layer and the insulating layer with a predetermined thickness, and a step of etching an exposed insulating layer with a predetermined depth to expose a part of the cathode tip.
Abstract translation: 目的：提供场致发射器件的制造方法，以在干蚀刻工艺的情况下通过再蒸发导电材料形成阴极尖端以形成阴极。 构成：场致发射器件的制造方法包括逐渐形成第一导电层的步骤，在板（11）上使用阴极（13a）的第二导电层，在第二导电层上形成掩模图案的步骤 用于体现阴极形状的层;通过使用掩模图案用蚀刻掩模蚀刻曝光部分的第二导电层的步骤，并且通过在所述阴极侧壁的侧壁处再蒸发蚀刻的导电材料（13b）形成阴极尖端（16） 掩模图案和第二导电层，在所有顶部表面逐渐形成绝缘层和第三导电层并通过以预定厚度去除第三导电层和绝缘层使它们平坦化的步骤，以及蚀刻 暴露的绝缘层具有预定的深度以暴露阴极尖端的一部分。
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公开(公告)号：KR1020040038379A
公开(公告)日：2004-05-08
申请号：KR1020020067280
申请日：2002-10-31
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: PURPOSE: A smart power device with a built-in silicon germanium HBT(hetero-junction bipolar transistor) is provided to embody a high voltage tolerance greater than 100 voltage by effectively distributing a drain electric filed, to satisfy an ultra high speed and a high voltage tolerance by using an epi layer of 1.5 micro meter class, and to improve integration by using a trench isolation technology. CONSTITUTION: A substrate(31) is prepared in which an oxygen ion implantation layer with an open space is formed between two semiconductor layers. A silicon germanium HBT is formed on the substrate. A CMOS(complementary metal oxide semiconductor) device is formed on the substrate. A bipolar device is formed on the substrate. An LDMOS(lateral double diffused metal oxide semiconductor) device is formed on the substrate.
Abstract translation: 目的：通过有效分配漏极电场，提供内置硅锗HBT（异质结双极晶体管）的智能功率器件，以实现大于100的高电压容限，以满足超高速和高速 通过使用1.5微米级的外延层进行电压容限，并通过使用沟槽隔离技术改善集成度。 构成：制备其中在两个半导体层之间形成具有开放空间的氧离子注入层的衬底（31）。 在基板上形成硅锗HBT。 在基板上形成CMOS（互补金属氧化物半导体）器件。 在基板上形成双极器件。 在基板上形成LDMOS（横向双扩散金属氧化物半导体）器件。
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公开(公告)号：KR100399583B1
公开(公告)日：2003-09-26
申请号：KR1019990053515
申请日：1999-11-29
Applicant: 한국전자통신연구원
IPC: H01L27/085
CPC classification number: H01L29/7813 , H01L29/0847 , H01L29/42368
Abstract: The present invention relates to a method of fabricating a vertical TI)MOS power device using sidewall spacers and a self-align technique and a TDMOS power device of the same. The TDMOS according to the present invention is fabricated using only 3 masks and a source is formed using the self-align technique to embody a highly integrated trench formation. During the process, ion implantation of high concentration into the bottom of the trench makes a thick oxide film grow on the bottom and the corner of the gate, so that electrical characteristic, specifically leakage current and breakdown voltage of the device can be improved. Also, process steps can be much decreased to lower process cost, high integration is possible, and reliability of the device can be improved.
Abstract translation: 本发明涉及一种使用侧壁间隔件和自对准技术以及TDMOS功率器件制造垂直TI功率器件的方法。 根据本发明的TDMOS仅使用3个掩模制造，并且使用自对准技术形成源以体现高度集成的沟槽形成。 在此过程中，高浓度的离子注入到沟槽的底部使得在栅极的底部和拐角处生长出厚的氧化膜，从而可以改善器件的电特性，特别是漏电流和击穿电压。 而且，可以大大减少工艺步骤以降低工艺成本，可以实现高度集成，并且可以提高装置的可靠性。
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