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公开(公告)号：KR1020080069866A
公开(公告)日：2008-07-29
申请号：KR1020070007642
申请日：2007-01-24
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/115 , H01L27/11521 , H01L21/28273 , H01L21/28282 , H01L27/11206
Abstract: A nonvolatile memory device and methods for operating and fabricating the same are provided to deposit oxide based compound semiconductor layers so as to increase an integration degree of the device with a multiple structure and to divide/operate blocks simultaneously. A nonvolatile memory device(100) comprises at least one oxide based compound semiconductor layer(110), a plurality of assistant gate electrodes(130), a plurality of control gate electrodes(155), and a plurality of charge storage layers(145). The assistant gate electrodes are insulated from the oxide based compound semiconductor layer. The control gate electrodes are insulated from the oxide based compound semiconductor layer. The charge storage layers are placed between the oxide based compound semiconductor layers and the control gate electrodes respectively. A device isolation layer(120) is placed between the oxide based compound semiconductor layers. A substrate electrode(105) is contacted with lower parts of the oxide based compound semiconductor layers.
Abstract translation: 提供非易失性存储器件及其操作和制造方法以沉积氧化物基化合物半导体层，以增加具有多重结构的器件的集成度并同时分割/操作块。 非易失性存储器件（100）包括至少一个基于氧化物的化合物半导体层（110），多个辅助栅电极（130），多个控制栅电极（155）和多个电荷存储层（145） 。 辅助栅电极与氧化物基化合物半导体层绝缘。 控制栅电极与氧化物基化合物半导体层绝缘。 电荷存储层分别置于氧化物基化合物半导体层和控制栅电极之间。 在氧化物基化合物半导体层之间放置器件隔离层（120）。 基板电极（105）与氧化物基化合物半导体层的下部接触。
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公开(公告)号：KR1020080058896A
公开(公告)日：2008-06-26
申请号：KR1020060133093
申请日：2006-12-22
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L27/115 , B82Y10/00 , G11C16/0483 , H01L27/11521 , H01L27/11524 , H01L27/11568 , H01L27/1203 , H01L21/28273
Abstract: A non-volatile memory and an operating method thereof are provided to increase a degree of integration by arranging upper and lower control gate electrodes across each other on both sides of a semiconductor layer. A plurality of upper control gate electrodes(130a) are arranged above a semiconductor layer(110). A plurality of lower control gate electrodes(130b) are arranged below the semiconductor layer. The lower control gate electrodes are arranged across the upper control gate electrodes. A plurality of upper charge storage layers(120a) are inserted between the semiconductor layer and the upper control gate electrodes. A plurality of lower charge storage layers(120b) are inserted between the semiconductor layer and the lower control gate electrodes. A string erasion electrode(135) is connected electrically to the semiconductor layer.
Abstract translation: 提供了非易失性存储器及其操作方法，以通过在半导体层的两侧上布置上下控制栅电极来增加集成度。 多个上控制栅电极（130a）布置在半导体层（110）的上方。 多个下控制栅电极（130b）布置在半导体层的下方。 下控制栅电极跨越上控制栅极电极。 多个上电荷存储层（120a）插入在半导体层和上控制栅电极之间。 多个下电荷存储层（120b）插入在半导体层和下控制栅电极之间。 串焊电极（135）与半导体层电连接。
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公开(公告)号：KR1020080035389A
公开(公告)日：2008-04-23
申请号：KR1020060102040
申请日：2006-10-19
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/66825 , H01L27/115 , H01L27/11521 , H01L29/42324 , H01L29/42332 , H01L29/4234 , H01L29/7881 , H01L29/792 , H01L29/7926 , H01L21/28273
Abstract: A method for operating a semiconductor memory device including a recess-type control gate electrode is provided to increase operation current by adjusting the vertical depth of channel regions. A control gate electrode is recessed to the inside of a semiconductor substrate. A storage node layer is interposed between the sidewall of the control gate electrode and the semiconductor substrate. A tunneling insulation layer is interposed between the storage node layer and the semiconductor substrate. A blocking insulation layer is interposed between the storage node layer and the control gate electrode. First and second channel regions are formed in the vicinity of the surface of the semiconductor substrate under the tunneling insulation layer to surround the sidewall of the control gate electrode, separated by a pair of isolation layers that are separated from each other and confront each other. Data is programmed in the storage node layer by tunneling of the charges passing through the blocking insulation layer wherein a negative program voltage can be applied to the control gate electrode.
Abstract translation: 提供一种用于操作包括凹陷式控制栅电极的半导体存储器件的方法，以通过调节沟道区的垂直深度来增加工作电流。 控制栅极电极凹进到半导体衬底的内部。 存储节点层插入在控制栅电极的侧壁和半导体衬底之间。 隧道绝缘层介于存储节点层和半导体衬底之间。 在存储节点层和控制栅电极之间插入阻挡绝缘层。 在隧道绝缘层下方的半导体衬底的表面附近形成第一沟道区和第二沟道区，以围绕控制栅电极的侧壁，由彼此分离并彼此相对的一对隔离层隔开。 通过穿过阻挡绝缘层的电荷的隧穿，在存储节点层中对数据进行编程，其中可将负编程电压施加到控制栅电极。
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公开(公告)号：KR100773564B1
公开(公告)日：2007-11-07
申请号：KR1020060113041
申请日：2006-11-15
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
Abstract: 읽기 동작의 장애를 줄이고, 단채널 효과를 개선시킬 수 있는 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 비휘발성 메모리 소자는 몸체 및 한 쌍의 핀들을 포함하는 반도체 기판을 포함한다. 브릿지 절연막은 한 쌍의 핀들 사이에 보이드를 한정하도록 한 쌍의 핀들의 상단 부근을 연결한다. 제어 게이트 전극은 보이드 반대편의 한 쌍의 핀들의 외측면의 일부분 상을 덮고 브릿지 절연막 상을 가로질러 신장하고, 반도체 기판과 절연된다. 게이트 절연막들은 제어 게이트 전극 및 한 쌍의 핀들 사이에 각각 개재된다. 스토리지 노드막들은 게이트 절연막 및 제어 게이트 전극 사이에 각각 개재된다.
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公开(公告)号：KR1020070088962A
公开(公告)日：2007-08-30
申请号：KR1020060018881
申请日：2006-02-27
Applicant: 삼성전자주식회사
IPC: H01L43/02
CPC classification number: G11C11/14 , G11C19/0808 , G11C19/0841
Abstract: A magnetic memory device is provided to simplify manufacturing processes and to improve a memory capacity per a unit area by forming a crossed metal line structure on a plastic substrate. A magnetic memory device includes a plurality of first metal lines(100) parallel to each other on a substrate for forming magnetic domains, a second metal lines, a first input portion, a second input portion, and a sensing portion. The second metal lines(200) are arranged across the first metal lines on the substrate. The second metal line forms a tunnel for enclosing the first metal line. The first input portion is connected with the first metal line in order to supply a first current capable of dragging the magnetic domain. The second input portion is connected with the second metal line in order to apply a second current capable of switching the magnetization of the magnetic domain in the tunnel. The sensing portion is connected with the second metal line in order to sense the electromotive force due to a magnetic domain wall passing the tunnel.
Abstract translation: 提供磁存储器件以简化制造过程并通过在塑料衬底上形成交叉金属线结构来提高每单位面积的存储容量。 磁存储器件包括在用于形成磁畴的衬底上彼此平行的多个第一金属线（100），第二金属线，第一输入部分，第二输入部分和感测部分。 第二金属线（200）跨过衬底上的第一金属线布置。 第二金属线形成用于封闭第一金属线的隧道。 第一输入部分与第一金属线连接，以便提供能够拖动磁畴的第一电流。 第二输入部分与第二金属线连接，以便施加能够切换隧道中磁畴的磁化的第二电流。 感测部分与第二金属线连接，以便感测由于通过隧道的磁畴壁产生的电动势。
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Patent Agency Ranking
公开(公告)号：KR100668347B1
公开(公告)日：2007-01-12
申请号：KR1020050096515
申请日：2005-10-13
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/108 , H01L27/101 , H01L27/2436 , H01L45/146
Abstract: A semiconductor memory device having a metal insulator transition resistor is provided to reduce refresh time and to increase retention time by using the metal insulator transition resistor. A semiconductor substrate(105) includes a source region(115) and a drain region(110). A gate dielectric(120) is disposed on a part of the semiconductor substrate between the source region and the drain region to form a gate electrode(125). A storage node electrode(150) is formed on the source region of the semiconductor substrate. An MIT(Metal Insulator Transition) layer(140) is disposed between the source region and the storage node electrode. The MIT layer is transitioned between a dielectric and a conductor according to an applied voltage.
Abstract translation: 提供了具有金属绝缘体转换电阻器的半导体存储器件，以通过使用金属绝缘体转换电阻来减少刷新时间并增加保持时间。 半导体衬底（105）包括源区（115）和漏区（110）。 栅极电介质（120）设置在源极区域和漏极区域之间的半导体衬底的一部分上以形成栅电极（125）。 存储节点电极（150）形成在半导体衬底的源极区上。 MIT（金属绝缘体转移）层140设置在源区和存储节点电极之间。 MIT层根据施加的电压在电介质和导体之间转变。
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公开(公告)号：KR1020060091162A
公开(公告)日：2006-08-18
申请号：KR1020050012039
申请日：2005-02-14
Applicant: 삼성전자주식회사
CPC classification number: G11C11/22 , H01L27/11502 , H01L27/11507 , H01L27/2436 , H01L27/2472 , H01L45/06 , H01L45/1233 , H01L27/10855 , H01L27/24
Abstract: 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그 제조 및 동작 방법에 관해 개시되어 있다. 여기서 본 발명은 기판, 상기 기판에 형성된 제1 트랜지스터, 상기 제1 트랜지스터의 소오스에 연결된 제1 스토리지 노드(storage node), 상기 제1 트랜지스터의 드레인 영역에 연결된 제2 스토리지 노드 및 상기 제1 및 제2 스토리지 노드에 동시에 접촉된 플레이트 라인을 구비하는 것을 특징으로 하는 반도체 메모리 장치와 그 제조 및 동작 방법을 제공한다.
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公开(公告)号：KR1020060089512A
公开(公告)日：2006-08-09
申请号：KR1020050010781
申请日：2005-02-04
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L21/28273 , H01L27/11521 , H01L27/11568 , H01L51/0077
Abstract: 본 발명은 기판, 제어 전극, 게이트 절연막, 소스 전극 및 드레인 전극, 채널 영역을 포함하는 메조리에 있어서, 상기 채널 영역 위에 포르피린 단분자층 또는 포르피린 화합물층을 포함하는 것을 특징으로 하는 메조포러스리 소자에 관한 것으로, 본 발명에 의한 메모리 소자는 다중-레벨 구현이 가능하며 집적도가 우수한 이점을 갖는다.
비휘발성 메모리, 폴리실리콘 박막 트랜지스터, 플래시 메모리, 다중-레벨, 채널 영역, 포르피린 단분자, 포르피린 화합물층-
公开(公告)号：KR100590568B1
公开(公告)日：2006-06-19
申请号：KR1020040090892
申请日：2004-11-09
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
CPC classification number: G11C11/5621 , B82Y10/00 , G11C11/5607 , G11C11/5628 , G11C11/5657 , G11C13/025 , H01L21/28273 , H01L21/28282 , H01L21/28291 , H01L29/0692 , H01L29/4232 , H01L29/7923
Abstract: 멀티 비트(multi-bit) 플래시 메모리 소자 및 동작 방법을 제시한다. 본 발명에 따르면, 기판 상에 메사(mesa) 형태로 형성된 제1활성층, 제1활성층 상에 형성되되 제1활성층과 반대되는 도전형의 제2활성층, 제1활성층과 제2활성층 사이에 형성되되 전기적 격리를 위한 활성층간분리층, 제1활성층 및 제2활성층의 스택(stack)의 서로 대향되는 두 측면 상에 각각 도입된 공통 소스 및 드레인, 소스 및 드레인이 형성된 제1활성층 및 제2활성층의 스택(stack)의 측면과 다른 서로 대향되는 두 측면 상에 각각 도입된 공통 제1게이트 및 공통 제2게이트, 제1 및 제2게이트들과 제1 및 제2활성층들 간의 사이에 도입된 터널(tunnel) 유전층, 제2활성층에 연결되어 바디 전압(body voltage)을 인가하기 위한 보조제어전극, 및 터널 유전층과 제1 및 제2게이트들 사이에 도입되어 터널 유전층을 터널링한 전하를 저장하는 전하포획층을 포함하는 플래시 메모리 소자를 제시한다.
플래시, 멀티 비트, 멀티 레벨, pMOS, nMOS
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