公开(公告)号：KR1020120013732A

公开(公告)日：2012-02-15

申请号：KR1020100075912

申请日：2010-08-06

Applicant: 삼성전자주식회사

Inventor： 박명순 ,  정태경 ,  안은철 ,  이의형 ,  이상희

IPC: H01L21/60

CPC classification number: H01L21/68764 ,  H01L21/67778 ,  H01L21/68721 ,  H01L21/68728 ,  H01L21/68771

Abstract: PURPOSE: A bump reflow apparatus and a bump formation method using the same are provided to perform a bump reflow process when a preliminary bump arranged on an active surface of a wafer is facing the ground, thereby preventing a bump collapse during the reflow process. CONSTITUTION: A plurality of pads(172) is arranged on a first surface of a wafer(W). A preliminary bump(174) is arranged on the plurality of pads. A bump is formed by performing a bump reflow process with respect to the preliminary bump. The bump is formed into an oval shape which has a major axis perpendicular to the first surface of the wafer. The bump reflow process heats a second surface side facing the first surface of the wafer.

Abstract translation: 目的：提供一种凸点回流装置和使用其的凸块形成方法，用于当布置在晶片的有效表面上的预备凸块面向地面时进行凸点回流工艺，从而防止在回流工艺期间的隆起塌陷。 构成：在晶片（W）的第一表面上布置有多个焊盘（172）。 在多个焊盘上布置有初步凸块（174）。 通过对预备凸块执行凸点回流处理来形成凸块。 凸块形成为具有垂直于晶片的第一表面的长轴的椭圆形状。 凸点回流工艺加热面向晶片的第一表面的第二表面侧。

公开(公告)号：KR100817079B1

公开(公告)日：2008-03-26

申请号：KR1020060122587

申请日：2006-12-05

Applicant: 삼성전자주식회사

Inventor： 이인영 ,  이동호 ,  김남석 ,  정현수 ,  이호진 ,  박명순

IPC: H01L21/60 ,  H01L23/48

CPC classification number: H01L23/525 ,  H01L23/3114 ,  H01L24/11 ,  H01L24/12 ,  H01L24/16 ,  H01L2224/05001 ,  H01L2224/05008 ,  H01L2224/05026 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05548 ,  H01L2224/05569 ,  H01L2224/056 ,  H01L2224/05647 ,  H01L2224/05666 ,  H01L2224/11334 ,  H01L2224/1147 ,  H01L2224/13099 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/16 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/351 ,  H01L2924/00 ,  H01L2924/00014 ,  H01L2924/013

Abstract: A wafer level chip scale package is provided to induce the crack generated in a solder joint to a sacrificial metal layer by mounting a wafer level chip scale package on a module substrate so that a semiconductor chip module can be constructed. A semiconductor chip includes a bonding pad. A first insulation layer is formed on the semiconductor chip to expose the bonding pad. A redistribution line is formed on the exposed bonding pad and the first insulation layer. A sacrificial layer(230) is formed under a redistribution pad of the redistribution line. A second insulation layer is formed on the redistribution line to expose the redistribution line, including a crack inducing hole(245) formed at the side of the sacrificial layer. An external connection terminal is attached to the redistribution pad. The sacrificial layer can include a solder. The crack inducing hole can have a polygonal structure surrounding a partial surface of the external connection terminal.

Abstract translation: 提供晶片级芯片级封装以通过将晶片级芯片级封装安装在模块衬底上来引起在焊接接头中产生的牺牲金属层的裂纹，从而可构建半导体芯片模块。 半导体芯片包括接合焊盘。 在半导体芯片上形成第一绝缘层以露出焊盘。 在暴露的焊盘和第一绝缘层上形成再分配线。 牺牲层（230）形成在再分布线的再分布垫的下方。 在再分配线上形成第二绝缘层以暴露再分布线，包括在牺牲层侧形成的裂纹诱导孔（245）。 外部连接端子连接到再分配板。 牺牲层可以包括焊料。 裂纹诱导孔可以具有围绕外部连接端子的部分表面的多边形结构。

公开(公告)号：KR1020070017796A

公开(公告)日：2007-02-13

申请号：KR1020050072389

申请日：2005-08-08

Applicant: 삼성전자주식회사

Inventor： 유승관 ,  심성민 ,  장동현 ,  정현수 ,  이인영 ,  정재식 ,  김순범 ,  박명순 ,  최주일

IPC: H01L23/52 ,  H01L21/60

CPC classification number: H01L24/11 ,  H01L21/0273 ,  H01L23/49816 ,  H01L2224/03914 ,  H01L2924/01079

Abstract: 본 발명은 포토레지스트의 소모량을 줄이기 위하여 포토레지스트층의 높이를 낮추면서 원하는 체적의 범프를 형성하는 범프 형성 방법에 관한 것이다. 본 발명은 UBM층을 개방시키는 개구부를 형성하되 노광 초점이 초점심도(DOF; Depth Of Focus)를 벗어나도록 포커스 오프셋(focus offset)을 조정해주어 포토레지스트층 상면에서 소정 깊이까지 내경이 감소되도록 하여 경사면을 형성하는 노광 및 현상 단계, 개방된 UBM층으로부터 소정 높이까지 범프 하부 금속층을 형성하는 단계 및 포토레지스트층의 개구부에 의해 노출된 범프 하부 금속층 상에 범프를 형성하는 단계를 포함하는 반도체 장치용 범프 형성 방법을 제공한다. 이에 의하여 범프가 버섯형태(mushroom type)로 형성되어 상부에서 보다 많은 체적이 확보됨으로써 포토레지스트층의 높이를 낮출 수 있어 포토레지스트의 소모량이 감소될 수 있다.
범프, 솔더 볼, 금 범프, 버섯형, 플립 칩 본딩, 범프 본딩

公开(公告)号：KR100596452B1

公开(公告)日：2006-07-04

申请号：KR1020050023746

申请日：2005-03-22

Applicant: 삼성전자주식회사

Inventor： 박명순 ,  정현수 ,  이인영 ,  정재식 ,  심성민 ,  장동현 ,  송영희 ,  유승관

IPC: H01L21/60

公开(公告)号：KR100574986B1

公开(公告)日：2006-04-28

申请号：KR1020040067094

申请日：2004-08-25

Applicant: 삼성전자주식회사

Inventor： 정세영 ,  이인영 ,  심성민 ,  송영희 ,  장동현 ,  박명순 ,  박선영 ,  김순범 ,  정현수

IPC: H01L21/60

CPC classification number: H01L24/13 ,  H01L24/11 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05572 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2224/13147 ,  H01L2924/0001 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01018 ,  H01L2924/01022 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/3025 ,  H01L2924/00014

Abstract: 플립 칩(flip chip) 접속을 위한 범프(bump)를 형성하는 방법을 제시한다. 본 발명에 따르면, 웨이퍼의 접촉 패드 상에 도금을 위한 시드(seed)층을 형성하고 그 상에 차폐층을 형성한 후, 감광성(photo sensitive)의 마스크층을 형성한다. 마스크층을 노광 및 현상하여 마스크 패턴을 형성하고, 노출된 차폐층 부분을 건식 식각(dry etch)으로 제거한다. 이에 따라, 노출되는 시드층 부분으로 도금 성장하여 범프(bump)를 형성한다.
플립 칩, 범프, 도금, 패드 용해, 이중 코팅

公开(公告)号：KR101585217B1

公开(公告)日：2016-01-14

申请号：KR1020090104503

申请日：2009-10-30

Applicant: 삼성전자주식회사

Inventor： 김기혁 ,  김남석 ,  정현수 ,  김석호 ,  박명순 ,  신창우

IPC: H01L23/12

CPC classification number: H01L21/76813 ,  H01L21/561 ,  H01L21/76879 ,  H01L23/3114 ,  H01L23/3171 ,  H01L23/49816 ,  H01L23/525 ,  H01L24/03 ,  H01L24/05 ,  H01L24/13 ,  H01L24/48 ,  H01L24/73 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/02317 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05599 ,  H01L2224/13021 ,  H01L2224/13022 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/1023 ,  H01L2225/1041 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01047 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/15788 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2224/32145 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 재배선구조를갖는반도체소자와그 반도체소자를포함하는반도체패키지, 패키지적층구조, 반도체모듈, 전자회로기판및 전자시스템, 및그 제조방법들이설명된다. 본발명의기술적사상에의한반도체소자는내부에반도체회로들을포함하는반도체칩, 상기반도체칩의상부에형성된칩 패드들, 상기반도체칩 상에형성된보호층, 상기보호층상에형성된재배선절연층, 및상기보호층과상기재배선절연층을수직으로관통하여상기칩 패드와전기적으로각각연결되는재배선비아플러그들, 및상기재배선절연층내에형성되고상기재배선비아플러그들과각각전기적으로연결되는재배선배선들을포함하는재배선구조를포함하고, 상기재배선비아플러그들과상기재배선배선들은동일한상부표면높이를갖고, 상기적어도하나의재배선비아플러그와상기적어도하나의재배선배선이동일한물질로일체형으로형성된다.

公开(公告)号：KR1020100093357A

公开(公告)日：2010-08-25

申请号：KR1020090012506

申请日：2009-02-16

Applicant: 삼성전자주식회사

Inventor： 김기혁 ,  정현수 ,  안은철 ,  김점곤 ,  박명순

IPC: H01L21/60 ,  H01L23/48

CPC classification number: H01L2224/16 ,  H01L2924/01078 ,  H01L2924/01079

Abstract: PURPOSE: A wafer level chip size package is provided to prevent from generating a crack by the physical impact or the thermal expansion coefficient mismatch by alleviating the stress on the solder joint part with the configuration including an air gap. CONSTITUTION: A semiconductor chip(11) comprises an electrode pad(12). A first insulation layer(15) is formed on the upper side of the semiconductor chip. A first seed metal layer(17) is formed on the exposed electrode pad and the first insulation layer. A first redistribution(23) is formed on the first seed metal layer. A second insulation layer(25) is formed on the first redistribution and on the first insulation layer.

Abstract translation: 目的：提供晶片级芯片尺寸封装，以通过减轻包含气隙的构造对焊点部件的应力来防止由于物理冲击或热膨胀系数失配而产生裂纹。 构成：半导体芯片（11）包括电极焊盘（12）。 第一绝缘层（15）形成在半导体芯片的上侧。 在暴露的电极焊盘和第一绝缘层上形成第一种子金属层（17）。 在第一种子金属层上形成第一再分布（23）。 在第一再分布上和第一绝缘层上形成第二绝缘层（25）。

公开(公告)号：KR1020090097694A

公开(公告)日：2009-09-16

申请号：KR1020080023001

申请日：2008-03-12

Applicant: 삼성전자주식회사

Inventor： 박명순 ,  정현수 ,  김석호 ,  김기혁 ,  신창우

IPC: H01L23/12 ,  H01L23/48 ,  H01L21/60

CPC classification number: H01L25/0657 ,  H01L24/05 ,  H01L24/06 ,  H01L24/16 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05001 ,  H01L2224/0554 ,  H01L2224/16145 ,  H01L2224/16237 ,  H01L2224/48091 ,  H01L2224/48095 ,  H01L2224/48227 ,  H01L2224/48464 ,  H01L2224/49175 ,  H01L2224/731 ,  H01L2224/73207 ,  H01L2224/73265 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06572 ,  H01L2924/00014 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19107 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: A semiconductor package and a multi chip package using the same are provided to stack more semiconductor chips in one package by reducing the thickness of the package and performing the connection of the minimum distance by not requiring an interposer chip. A chip pad(103) is formed on a substrate(101) including an integrated circuit. A semiconductor chip(110) includes a passivation layer(105) exposing a chip pad. A wire bonding pad(127a) is connected to the chip pad and is extended and formed on the semiconductor chip. A first rewiring layer(121) has a first solder pad for the connection of a second semiconductor chip. A second rewiring layer(131) has a second solder pad for the connection of a third semiconductor chip. The rewiring insulating layer includes an opening unit to expose the chip pad for the rewiring.

Abstract translation: 提供半导体封装和使用其的多芯片封装，以通过减小封装的厚度并通过不需要插入器芯片来执行最小距离的连接来在一个封装中堆叠更多的半导体芯片。 在包括集成电路的基板（101）上形成芯片焊盘（103）。 半导体芯片（110）包括暴露芯片焊盘的钝化层（105）。 引线接合焊盘（127a）连接到芯片焊盘并在半导体芯片上延伸和形成。 第一再布线层（121）具有用于连接第二半导体芯片的第一焊盘。 第二再布线层（131）具有用于连接第三半导体芯片的第二焊盘。 再布线绝缘层包括用于暴露芯片焊盘以用于重新布线的开口单元。

公开(公告)号：KR100575591B1

公开(公告)日：2006-05-03

申请号：KR1020040058689

申请日：2004-07-27

Applicant: 삼성전자주식회사

Inventor： 이인영 ,  심성민 ,  장동현 ,  정현수 ,  송영희 ,  박명순

IPC: H01L23/48 ,  H01L23/28 ,  H01L23/50

CPC classification number: H01L23/481 ,  H01L21/78 ,  H01L23/3128 ,  H01L23/525 ,  H01L24/02 ,  H01L24/10 ,  H01L24/13 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/13 ,  H01L2224/13099 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/0652 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06551 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/05042 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/30107 ,  H01L2924/00

Abstract: 본 발명은 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법에 관한 것으로, 관통 전극을 형성하기 위한 레이저 드릴링 공정과 감광막을 이용한 절연층 패터닝 공정과 같은 크리티클 공정 없이 일반적인 반도체 제조 공정을 이용하여 관통 전극을 형성하기 위해서, 반도체 웨이퍼의 칩 절단 영역을 따라서 소정의 깊이로 쏘잉하여 슬롯을 형성하고, 슬롯에 층간 절연 소재의 절연층을 형성한 후 일반적인 반도체 제조 공정을 이용하여 관통 전극을 형성하는 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 및 그 제조 방법을 제공한다.
웨이퍼 레벨, 적층, 칩 스케일 패키지, 슬롯, 층간 절연층, 감광막

公开(公告)号：KR1020060028011A

公开(公告)日：2006-03-29

申请号：KR1020040076989

申请日：2004-09-24

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  심성민 ,  장동현 ,  박명순 ,  이인영 ,  정재식 ,  송영희 ,  정세영

IPC: H01L21/60 ,  H01L21/768 ,  H01L23/48

CPC classification number: H01L2224/11

Abstract: 본 발명은 전극 패드들이 형성된 웨이퍼 상에 보호막을 형성하는 단계, 보호막 상에 제 1 층간 절연층을 형성하는 단계, 제 1 층간 절연층 상에 소정의 패턴으로 회로 재배선층을 형성하는 단계, 회로 재배선층 노출부를 갖는 제 2 층간 절연층을 형성하는 단계, 및 회로 재배선층 노출부에 외부접속단자를 형성하는 단계를 포함하는 웨이퍼 레벨 칩 스케일 패키지 제조방법에 있어서, 회로 재배선층 노출부를 형성하는 단계는, 회로 재배선층을 덮도록 제 1 층간 절연층 상에 제 2 층간 절연층을 코팅하는 단계, 회로 재배선층 노출부와 동일한 패턴이 양각된 웨이퍼 레벨 스탬프로 제 2 층간 절연층을 압착하여 음각 패턴을 형성하는 단계, 및 제 2 층간 절연층의 음각 패턴을 제거하여 회로 재배선층 노출부를 형성하는 단계를 포함하는 것을 특징으로 한다. 이에 따르면, 복잡한 광 식각 공정 대신 물리적으로 압착하는 웨이퍼 레벨 스탬프를 사용함에 따라 공정이 단순해지고 연속공정이 용이하여 생산성이 향상되며, 불량 발생 및 원가의 상승을 방지한다.
웨이퍼 레벨 칩 스케일 패키지, 웨이퍼 레벨 스탬프, 층간 절연층, 회로 재배선층, 외부 접속단자, 양각 패턴, 음각 패턴