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公开(公告)号：KR102225215B1
公开(公告)日：2021-03-09
申请号：KR1020140154464
申请日：2014-11-07
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/28 , H01L21/31
Abstract: MIM(Metal-Insulator-Metal) 캐패시터의형상및, MIM 캐패시터와단자패드사이의위치관계조절하여, MIM 캐패시터의신뢰성을개선할수 있는반도체장치를제공하는것이다. 상기반도체장치는기판상의층간절연막, 상기층간절연막내에배치되고, 상기기판상에순차적으로적층된제1 하부전극과, 제1 캐패시터절연막과, 제1 상부전극을포함하는제1 캐패시터구조체, 및상기층간절연막상에배치되는단자패드를포함하는금속배선으로, 상기단자패드는상기제1 캐패시터구조체와비오버랩되는금속배선을포함한다.
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公开(公告)号：KR1020170055787A
公开(公告)日：2017-05-22
申请号：KR1020150159006
申请日：2015-11-12
Applicant: 삼성전자주식회사
CPC classification number: B29C45/34 , B29C45/0046 , B29C45/02 , B29C45/14655 , B29C45/14819 , B29C2791/006 , B29L2031/34 , H01L21/4853 , H01L21/52 , H01L21/565 , H01L22/12 , H01L2224/16145 , H01L2224/16225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73265 , H01L2924/15311 , H01L2924/181 , H01L2924/18161 , H01L2924/00014 , H01L2924/00012
Abstract: 본발명의반도체패키지제조용몰딩장치는몰딩대상물이안착될수 있는하부금형(bottom mold)과, 상기몰딩대상물이안착된상기하부금형상에위치하는상부금형(top mold)과, 상기하부금형및 상부금형의일측에위치하고복수개의공기벤트홀들을갖는측부금형(side mold)을포함하되, 상기하부금형과상기상부금형과의사이에는몰딩재가흘러주입될수 있는캐비티(cavity)가형성되어있다.
Abstract translation: 根据本发明的用于制造半导体封装的成型设备包括：底模，其上可以放置待模塑的物体;上模，其位于成型体所在的下金形上; 在下模和上模之间形成空腔，以便可以将模制材料注入下模和上模之间的空间中。
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公开(公告)号：KR1020150021786A
公开(公告)日：2015-03-03
申请号：KR1020130099173
申请日：2013-08-21
Applicant: 삼성전자주식회사
IPC: H01L23/36 , H01L23/373
CPC classification number: H01L23/49816 , H01L23/36 , H01L23/4334 , H01L24/73 , H01L25/0652 , H01L25/105 , H01L25/50 , H01L2224/16145 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/32245 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73253 , H01L2224/73265 , H01L2225/0651 , H01L2225/06517 , H01L2225/06562 , H01L2225/06568 , H01L2225/06572 , H01L2225/06589 , H01L2225/1023 , H01L2225/1058 , H01L2225/1094 , H01L2924/15311 , H01L2924/15331 , H01L2924/181 , H01L2924/18161 , H01L2924/00012 , H01L2924/00
Abstract: 본 발명은 반도체 패키지를 제공한다. 반도체 패키지는 하부 패키지; 상기 하부 패키지 상에 제공되고, 서로 수평적으로 이격된 복수의 상부 패키지들; 상기 하부 패키지 및 상기 상부 패키지들 사이에 개재된 하부 열방출부; 상기 상부 패키지들 사이에 개재되며, 상기 하부 열방출부와 연결되는 중간 열방출부; 및 상기 상부 패키지들 상에 제공되어, 상기 중간 열방출부와 연결되는 상부 열방출부를 포함할 수 있다.
Abstract translation: 提供半导体封装。 半导体封装可以包括下封装; 上部包装件，其设置在下部包装件上并且彼此水平分离; 位于下封装和上封装之间的下散热部分; 中间散热部，其插入在所述上部封装之间并连接到所述下部热辐射部; 以及上部散热部，其设置在所述上部封装上并与所述中间散热部连接。
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公开(公告)号：KR101080419B1
公开(公告)日：2011-11-04
申请号：KR1020060134159
申请日：2006-12-26
Applicant: 삼성전자주식회사
CPC classification number: G03G15/0194 , G03G15/0173 , G03G2215/0132 , G03G2215/0141 , G03G2215/0187
Abstract: 개시된전자사진방식화상형성장치는, 제1, 제2감광체와, 각각균일한전위로대전된제1, 제2감광체에정전잠상을형성시키는제1, 제2노광기와, 제1감광체의정전잠상에유색토너를공급하여현상시키는제1현상기와, 서로다른극성으로대전되는투명토너와백색토너가수용되며제2감광체의정전잠상의화상부와비화상부에각각상기투명토너와백색토너를공급하여현상시키는제2현상기를포함한다.
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公开(公告)号：KR1020080061749A
公开(公告)日：2008-07-03
申请号：KR1020060136807
申请日：2006-12-28
Applicant: 삼성전자주식회사
CPC classification number: G03G15/0121 , G03G15/6585 , G03G2215/00578 , G03G2215/0081 , G03G2215/0132
Abstract: A printing method of an electrophotographic image forming apparatus employing transparent toner is provided to improve the surface uniformity of a printed image by filling a depression and protruded portion of a print media by transferring a second transparent toner image on the surface layer of the print media. A photosensitive drum(10) develops transparent toner. Photosensitive drums(11-14) develop colored toner. A developing unit(20) accommodates the transparent toner, and developing units(21-24) accommodate black, magenta, cyan and yellow colored toner. The second transparent toner image is transferred onto a surface layer of print media. A colored toner image according to image information is transferred on the second transparent toner image. The first transparent toner image is transferred on the colored toner image. The second transparent toner image is transferred only to a region where the colored toner timer is transferred of the surface layer of the print media.
Abstract translation: 提供使用透明调色剂的电子照相成像设备的印刷方法，通过在印刷介质的表面层上传送第二透明调色剂图像来填充印刷介质的凹陷部分和凸出部分，以提高印刷图像的表面均匀性。 感光鼓（10）形成透明调色剂。 感光鼓（11-14）开发彩色调色剂。 显影单元（20）容纳透明调色剂，显影单元（21-24）容纳黑色，品红色，青色和黄色调色剂。 将第二透明调色剂图像转印到打印介质的表面层上。 根据图像信息的彩色调色剂图像被转印到第二透明调色剂图像上。 第一透明调色剂图像转印到彩色调色剂图像上。 第二透明调色剂图像仅传送到打印介质的表面层转印有色调色剂定时器的区域。
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Patent Agency Ranking
公开(公告)号：KR100558540B1
公开(公告)日：2006-03-10
申请号：KR1019990018511
申请日：1999-05-21
Applicant: 삼성전자주식회사
IPC: H01L27/08
Abstract: MDL의 선택적 실리사이드막 형성시 충분한 공정 마진 확보를 통하여, 절연막 테일로 인해 야기되던 로직 형성부에서의 공정 불량 발생을 막고, 로직 형성부의 액티브 영역이 디램 셀 형성부의 액티브 영역보다 작게 설계되는 경우가 발생되더라도 그 적용에 한계가 따르지 않도록 한 반도체 소자 제조방법이 개시된다. 이를 위하여 본 발명에서는, 반도체 기판 상에 스페이서가 구비된 게이트 전극을 형성하는 공정과; 게이트 전극 양 에지측의 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 공정과; 상기 결과물 전면에 에치스토퍼막과 SBL용 절연막을 순차 적층하는 공정과; 게이트 전극 상에 소정 두께의 SBL용 절연막이 잔존되도록, 상기 절연막을 일부 식각하는 공정과; 로직 형성부가 오픈되도록 상기 기판 상의 디램 셀 형성부에 제 1 감광막 패턴을 형성하고, 이를 마스크로 이용하여 로직 형성부의 SBL용 절연막과 에치스토퍼막을 순차 식각한 다음, 제 1 감광막 패턴을 제거하는 공정과; 디램 셀 형성부가 오픈되도록 상기 기판 상의 로직 형성부에 제 2 감광막 패턴을 형성하고, 이를 마스크로 이용하여 게이트 전극 상단의 에치스토퍼막 표면이 노출되도록 SBL용 절연막을 식각한 다음, 에치스토퍼막의 표면 노출부를 제거하는 공정과; 디램 셀 형성부의 게이트 전극 내에 불순물을 주입하고, 제 2 감광막 패턴을 제거하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
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公开(公告)号：KR1020020042308A
公开(公告)日：2002-06-05
申请号：KR1020000072130
申请日：2000-11-30
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: PURPOSE: A fabrication method of semiconductor device having a double gate poly-structure capable of forming an SAC(Self-Aligned Contact) and a gate structure thereof are provided to prevent a characteristic attenuation of a PMOS(P-type Metal Oxide Semiconductor) transistor due to boron permeance by forming a gate using a compact gate insulating layer and a DCS-Wsix layer having poor fluorine ions. CONSTITUTION: A gate stack having a first insulating layer(110) made of a NOX(Nitrogen-rich Oxynitride), a second insulating layer(120), a gate conductive layer(170) made of a DCS-Wsix layer having poor fluorine ions, and a third gate insulating layer(160) is formed by stacking the layers(110,120,170,160). At this time, P-type ions and N-type ions are selectively implanted to the second insulating layer(120) for forming a PMOS transistor and an NMOS transistor. Transistor gates(190,200,210) are formed by etching the gate stack and spacers(140) made of a silicon nitride are then formed on both sidewalls of the transistor gates(190,200,210). After forming and patterning an oxide(180), a contact hole is formed by etching the oxide(180) using a self-aligned method.
Abstract translation: 目的：提供具有能够形成SAC（自对准接触）的双栅多晶硅结构及其栅极结构的半导体器件的制造方法，以防止PMOS（P型金属氧化物半导体）晶体管的特性衰减 由于通过使用紧凑的栅极绝缘层形成栅极的硼渗透和具有差的氟离子的DCS-Wsix层。 构成：具有由NOX（富氮氧化物）构成的第一绝缘层（110），第二绝缘层（120），由具有差的氟离子的DCS-Wsix层制成的栅极导电层（170）的栅堆叠 ，并且通过堆叠层（110,120,170,160）形成第三栅极绝缘层（160）。 此时，P型离子和N型离子选择性地注入用于形成PMOS晶体管和NMOS晶体管的第二绝缘层（120）。 通过蚀刻栅叠层形成晶体管栅极（190,200,210），然后在晶体管栅极（190,200,210）的两个侧壁上形成由氮化硅制成的间隔物（140）。 在形成和图案化氧化物（180）之后，通过使用自对准方法蚀刻氧化物（180）形成接触孔。
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公开(公告)号：KR100339683B1
公开(公告)日：2002-06-05
申请号：KR1020000005358
申请日：2000-02-03
Applicant: 삼성전자주식회사
IPC: H01L21/82
Abstract: 반도체 집적회로 소자의 자기정렬 콘택 구조체의 형성방법이 제공된다. 이 방법은 기판 상에 배선패턴들을 형성하는 단계와, 기판의 표면 및 배선 패턴들의 표면을 실리콘 질화층과 같은 캐핑절연층으로 덮는 단계를 포함한다. 캐핑절연층 상에 캐핑절연층에 대하여 습식식각 선택비를 갖는 상부 층간절연층을 형성한다. 상부 층간절연층 및 캐핑절연층을 연속적으로 건식식각하여 기판을 노출시키고 바람직하게는 배선패턴들을 노출시키지 않는 제1 콘택홀을 형성한다. 캐핑절연층을 식각저지층으로 사용하여 제1 콘택홀을 자기정렬 방식으로 확장시킨다. 이 확장 단계는 상부 층간절연층을 캐핑절연층보다 더 빨리 식각시키는 습식식각용액을 사용하여 제1 콘택홀의 측벽을 습식식각함으로써 실시된다. 이 방법에서, 제1 콘택홀은 초기에 오정렬에 대한 에러가 보상되도록 형성될 것이고, 자기정렬 습식식각 단계를 사용하여 제1 콘택홀을 확장시키어 제2 콘택홀을 형성함으로써 콘택저항을 최소화시킬 수 있다.
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公开(公告)号：KR200190469Y1
公开(公告)日：2000-08-01
申请号：KR2019980003937
申请日：1998-03-17
Applicant: 삼성전자주식회사
Inventor： 박종우
IPC: D06F39/14
Abstract: 본 고안은, 세탁물출입구가 형성된 외부케이싱과, 상기 외부케이싱내에 설치되는 아웃터브와, 상기 외부케이싱의 상기 세탁물출입구를 회동개폐하도록 힌지결합된 도어를 갖는 세탁기에 관한 것으로서, 상기 외부케이싱의 전방측 일부영역에 상면으로부터 하향 함몰된 함몰부가 형성되어 있는 것을 특징으로 한다. 이에 의하여, 세탁물을 용이하게 인출할 수 있는 세탁기가 제공된다.
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