公开(公告)号：KR1020170019826A

公开(公告)日：2017-02-22

申请号：KR1020150114199

申请日：2015-08-12

Applicant: 삼성전자주식회사

Inventor： 장기연 ,  박철우 ,  서현덕 ,  장세영 ,  조치현

IPC: H04M1/02 ,  H02J7/02

CPC classification number: H02J50/90 ,  G01K13/00 ,  H01F38/14 ,  H02J7/025 ,  H02J50/12 ,  H04B5/0031 ,  H04B5/0037 ,  H04B5/0081 ,  H04M1/0262 ,  H04M1/0277 ,  H04M2250/12 ,  H05K1/0203 ,  H05K1/181 ,  H05K2201/1003 ,  H05K2201/10037 ,  H05K2201/10151

Abstract: 본발명의다양한실시예에는제1방향으로향하는제1플레이트, 상기제1방향과반대방향인제2방향으로향하는제2플레이트, 및상기제1플레이트및 제2플레이트사이의공간을적어도일부둘러싸는측면부(side member); 상기제1플레이트및 상기제2플레이트사이에배치되고, 적어도하나의프로세서를포함하는제1인쇄회로기판(PCB); 상기제1인쇄회로기판및 상기제2플레이트사이에배치되고, 적어도하나의안테나패턴을포함하는제2인쇄회로기판; 상기제2인쇄회로기판의적어도일부의온도를측정하도록배치된온도측정센서를포함할수 있다. 다양한실시예가가능하다.

Abstract translation: 本公开的各种实施例可以提供一种电子设备，其包括：沿第一方向指向的第一板，沿与第一方向相反的第二方向指向的第二板，以及被配置为围绕所述第一板的至少一部分 第一和第二板之间的空间; 第一印刷电路板（PCB），其布置在第一和第二板之间并且包括至少一个处理器; 第二印刷电路板（PCB），其设置在所述第一印刷电路板和所述第二板之间并且包括至少一个天线图案; 以及设置用于测量第二印刷电路板的至少一部分的温度的温度传感器。 其他各种实施例是可能的。

公开(公告)号：KR1020160141557A

公开(公告)日：2016-12-09

申请号：KR1020150077401

申请日：2015-06-01

Applicant: 삼성전자주식회사

Inventor： 차상언 ,  정회주 ,  강욱성 ,  박철우

IPC: G11C29/42 ,  G11C29/18 ,  G11C29/36 ,  G11C29/34 ,  G11C29/28 ,  G11C29/12

CPC classification number: G06F11/1068 ,  G06F11/1048 ,  G11C29/02 ,  G11C29/42 ,  G11C29/52 ,  H03M13/1575

Abstract: 반도체메모리장치의외부에서반도체메모리장치에서발생된오정정비트를검출할수 있는반도체메모리장치및 이를포함하는메모리시스템이개시된다. 반도체메모리장치는외부로부터입력된제 1 데이터를이용하여제 1 체크비트들을발생하고, 제 1 데이터와제 1 체크비트들을포함하는이씨씨코드워드(ECC code word)를복수의이씨씨코드워드그룹으로나누고, 제 1 이씨씨코드워드그룹내에존재하는오류비트들에기인하여발생된오정정(miscorrection) 비트를제 1 이씨씨코드워드그룹이아닌다른이씨씨코드워드그룹에위치시킨다.

Abstract translation: 公开了一种半导体存储器件，其能够检测在半导体存储器件外部的半导体存储器件中产生的错误校正位和包括该半导体存储器件的存储器系统。 半导体存储器件可以基于从外部接收的第一数据生成第一校验位，将包括第一数据和第一校验位的纠错码（ECC）码字除以多个码字组，并且配置未校正位 由包含在第一ECC码字组中的错误位引起的，在另一ECC码字组而不是第一ECC码字组中引起的。

公开(公告)号：KR1020160050515A

公开(公告)日：2016-05-11

申请号：KR1020140148877

申请日：2014-10-30

Applicant: 삼성전자주식회사

Inventor： 한윤희 ,  이기선 ,  박철우

IPC: H01F17/00 ,  H01F27/28

CPC classification number: H01F27/28 ,  H01F17/0013 ,  H01F17/0033 ,  H01F17/04 ,  H01F27/38 ,  H01F2003/106 ,  H01F2017/048

Abstract: 본발명의다양한실시예들에따른인덕터장치는, 인덕터장치에있어서, 서로이웃하게구비되며서로커플링(coupling)되는한 쌍의제1,2코일을포함하는코일부와, 코일부의내, 외부를감싸는코어부와, 코일부에구비되고, 상기제1,2코일사이의자기장을유기시키는유기부를포함할수 있다. 또한, 상기와같은장치는실시예에따라더욱다양하게구현될수 있다.

Abstract translation: 提供了具有能够通过具有作为芯片电感器的二合一线圈结构来增加耦合系数的各种结构的电感器件。 根据本发明的各种实施例，电感器件包括：线圈单元，其具有设置成彼此相邻并且彼此耦合的一对第一和第二线圈; 用于覆盖线圈单元的内部和外部的芯单元; 以及设置在所述线圈单元中并且在所述第一和第二线圈之间引起磁场的感应单元。 此外，通过本发明的实施例，该装置可以以更多种方式实现。

公开(公告)号：KR1020150099170A

公开(公告)日：2015-08-31

申请号：KR1020140020751

申请日：2014-02-21

Applicant: 삼성전자주식회사

Inventor： 손영수 ,  박철우 ,  김시홍 ,  박광일 ,  윤재윤

IPC: G11C11/406 ,  G11C11/4063

CPC classification number: G11C11/406 ,  G11C11/4076 ,  G11C11/4087

Abstract: 메모리 장치는 메모리 셀 어레이, 집중 로우 어드레스 감지부 및 리프레시 제어부를 포함한다. 메모리 셀 어레이는 복수의 메모리 셀 로우들을 포함한다. 집중 로우 어드레스 감지부는 메모리 셀 로우들 각각에 대한 액세스 시간의 합에 기초하여 액세스가 집중되는 메모리 셀 로우를 나타내는 집중 로우 어드레스를 생성한다. 리프레시 제어부는 집중 로우 어드레스를 수신하고, 집중 로우 어드레스에 상응하는 메모리 셀 로우에 인접한 메모리 셀 로우들에 대해 우선적으로 리프레시 동작을 수행한다. 메모리 장치는 데이터 소실율을 감소시킨다.

Abstract translation: 存储器件包括存储单元阵列，密集行地址检测单元和刷新控制单元。 存储单元阵列包括多个存储单元行。 密集行地址检测单元基于每个存储单元行的访问时间的总和，产生密集行地址，表示存储单元行对应于其的存储单元行。 刷新控制单元接收密集行地址，并优先刷新与密集行地址对应的存储单元行相邻的存储单元行。 存储器件降低数据丢失率。

公开(公告)号：KR101538741B1

公开(公告)日：2015-07-22

申请号：KR1020090100469

申请日：2009-10-21

Applicant: 삼성전자주식회사

Inventor： 김창정 ,  유인경 ,  김호정 ,  박철우

IPC: G11B20/12 ,  G11B20/10 ,  G06K19/00

CPC classification number: G11B20/00086 ,  G06F12/0246 ,  G06F21/10 ,  G06F21/79 ,  G11B2220/60 ,  G11C7/24

Abstract: 미디어컨텐츠를저장하는보안기능을갖는저장매체와이 저장매체에저장된데이터를출력하는출력장치가개시되어있다. 데이터저장매체는메모리부에저장된미디어컨텐츠의출력장치로의전송을제어하기위하여, 접속부의핀들위치및 메모리부에서의미디어컨텐츠의저장위치중 적어도하나를변환하는제어부를구비한다.

公开(公告)号：KR101519931B1

公开(公告)日：2015-05-13

申请号：KR1020090019193

申请日：2009-03-06

Applicant: 삼성전자주식회사

Inventor： 강상범 ,  박철우 ,  최현호 ,  김호정

IPC: H01L27/115 ,  H01L21/8247 ,  G11C16/00 ,  G11C11/21

Abstract: 적층 구조의 저항성 메모리 장치 및 적층 가변저항 메모리 셀 어레이 층의 셀 타입 설정 방법이 개시된다. 적층 구조의 저항성 메모리 장치는 적층 가변저항 메모리 셀 어레이 및 제어 회로를 포함한다. 제어 회로는 어드레스 신호에 기초하여 메모리 셀 어레이 층의 프로그램 모드를 설정하고, 어드레스 신호의 타이밍과 전압 레벨을 제어하여 로우 제어신호와 칼럼 제어신호를 발생시킨다. 또한, 제어 회로는 로우 제어신호 및 상기 칼럼 제어신호에 기초하여 적층 가변저항 메모리 셀 어레이의 층들을 싱글 레벨 셀 또는 멀티 레벨 셀로 설정한다. 따라서, 적층 구조의 저항성 메모리 장치는 메모리 셀 사용 효율이 높고 신뢰도가 높다.

公开(公告)号：KR1020150028118A

公开(公告)日：2015-03-13

申请号：KR1020130106808

申请日：2013-09-05

Applicant: 삼성전자주식회사

Inventor： 손종필 ,  손영수 ,  강욱성 ,  박철우 ,  최정환 ,  배원일 ,  손교민

IPC: G11C29/42 ,  G11C7/00

CPC classification number: G11C29/52 ,  G06F11/1048 ,  G11C2029/0411

Abstract: 메모리 장치는 메모리 컨트롤러로부터 코맨드 및 액세스 어드레스를 수신하고, 액세스 어드레스에 상응하는 선택 데이터, 비선택 어드레스에 상응하는 비선택 데이터 및 독출 패리티 데이터를 포함하는 독출 코드 워드를 메모리 장치 내의 메모리 셀 어레이로부터 독출한다. 메모리 장치 내의 에러 정정 회로를 통해서 독출 패리티 데이터에 기초하여 선택 데이터 및 비선택 데이터에 대한 에러 정정을 수행하여 정정 데이터를 생성한다. 패리티 셀 블록의 효율적인 사용은 패리티 셀 블록이 메모리 장치의 칩 면적에서 차지하는 오버헤드를 감소시켜 효율적인 메모리 사용이 가능하다.

Abstract translation: 存储器装置从存储器控制器接收访问地址和命令，并且读取对应于访问地址的选择数据，对应于非选择地址的非选择数据，以及包括来自存储器单元阵列的读取奇偶校验数据的读取代码字 在内存设备内。 存储器件内的纠错电路通过对读取的奇偶校验数据进行选择数据和非选择数据的纠错来生成校正数据。 奇偶校验单元块的有效使用可以通过减少奇偶校验单元块占据存储器件的芯片表面的开销来有效地使用存储器。

公开(公告)号：KR1020140125981A

公开(公告)日：2014-10-30

申请号：KR1020130043815

申请日：2013-04-19

Applicant: 삼성전자주식회사

Inventor： 손영수 ,  박광일 ,  박철우 ,  손종필 ,  윤재윤 ,  정회주

IPC: G11C29/42

CPC classification number: G06F11/1068 ,  G06F3/064 ,  G06F3/0679 ,  G06F11/1052 ,  G11C29/42 ,  G11C29/44 ,  G11C29/4401 ,  G11C29/52 ,  G11C29/808 ,  G11C29/848 ,  G11C2029/0409 ,  G11C2029/0411 ,  G11C2029/1208

Abstract: 본 발명은 ECC 동작과 리던던시 리페어 동작을 공유하는 메모리 장치 및 메모리 모듈에 대하여 개시된다. 메모리 장치는, 불량 셀에 의한 싱글 비트 에러는 ECC 동작으로 구제하고, 불량 셀이 ECC 동작으로 구제할 수 없는 불량인 경우, 리던던시 리페어 동작으로 구제한다. 리던던시 리페어 동작은 데이터 라인 리페어와 블락 리페어를 포함한다. ECC 동작은 불량 셀을 포함하는 메모리 셀들의 1 단위분 데이터에 대응하는 코드워드를 변경하고, 변경된 코드워드에 대하여 패리티 비트들의 사이즈도 변경할 수 있다.

Abstract translation: 在本发明中，公开了共享ECC操作和冗余修复操作的存储器件以及存储器模块。 存储器件由于具有ECC操作的故障单元而减轻单个位错误，并且如果ECC操作没有解除故障单元，则通过冗余修复操作来减轻单位错误。 冗余修复操作包括数据线修复和块修复。 ECC操作改变与包括缺陷单元的存储单元的一个单元的数据相对应的码字，并且改变用于改变的码字的奇偶校验位的大小。

公开(公告)号：KR1020140106227A

公开(公告)日：2014-09-03

申请号：KR1020130020503

申请日：2013-02-26

Applicant: 삼성전자주식회사

Inventor： 서승영 ,  박철우

IPC: G11C8/04 ,  G11C8/08 ,  G11C8/10

CPC classification number: G11C8/12 ,  G11C5/04 ,  G11C8/06

Abstract: The present invention relates to a memory system. The memory system comprises first and second semiconductor memories which have the same structure and have a plurality of memory cells aligned by each of columns and rows thereof; and a memory controller which controls the first and the second memories. The first and the second memories receive the same address from the memory controller. In response to the address commonly received, a first address of a first row adjacent to the memory cells selected in the first semiconductor memory is different from a second address of a second row adjacent to the memory cells selected in the second semiconductor memory.

Abstract translation: 本发明涉及一种存储系统。 存储器系统包括第一和第二半导体存储器，它们具有相同的结构，并且具有由每列和各列排列的多个存储单元; 以及控制第一和第二存储器的存储器控​​制器。 第一和第二存储器从存储器控制器接收相同的地址。 响应于共同接收的地址，与在第一半导体存储器中选择的存储器单元相邻的第一行的第一地址不同于与在第二半导体存储器中选择的存储器单元相邻的第二行的第二地址。

公开(公告)号：KR1020140067879A

公开(公告)日：2014-06-05

申请号：KR1020130027867

申请日：2013-03-15

Applicant: 삼성전자주식회사

Inventor： 김수아 ,  강동수 ,  박철우 ,  유준희 ,  유학수 ,  윤재윤 ,  이성현 ,  정경헌 ,  최효진 ,  손영수

IPC: G06F12/06

Abstract: A memory system includes a memory module and a memory controller. The memory module replaces a bad page in which a failure has occurred with a normal page, and generates density information based on the number of bad pages. The memory controller continuously maps physical addresses onto the DRAM addresses of the memory module based on the density information received from the memory module.

Abstract translation: 存储器系统包括存储器模块和存储器控制器。 内存模块用正常页面代替发生故障的坏页面，并根据坏页数生成密度信息。 存储器控制器基于从存储器模块接收的密度信息，将物理地址连续地映射到存储器模块的DRAM地址。