公开(公告)号：KR1019980036050A

公开(公告)日：1998-08-05

申请号：KR1019960054524

申请日：1996-11-15

Applicant: 삼성전자주식회사

Inventor： 조한구

IPC: G03F7/36

Abstract: 작은 콘택내에 상대적으로 큰 결함이 있을 경우 될 수 있는 대로 리버베딩 현상을 줄이고 이를 정정(correction)할 수 있는 FIB 장치에 의한 포토마스크의 결함 수정 방법을 개시한다.
마스크 제작시 생기는 오페이크 결함인 잉여(extra) 크롬을 FIB로 수정하는 방법에 있어서, 결함 자체뿐 아니라 결함에 의한 콘택 작아짐을 보정하기 위해서 박스 형태의 완전 에칭으로 콘택 전면을 수정(repair)하는 것을 특징으로 하는 포토마스크의 결함 수정 방법을 제공하는 것이다.
바람직하게는, 상기 결함의 크기가 상기 콘택의 크기에 약 80 % 이상일 정도로 매우 클 경우에는 상기 결함 수정 방법을 보정하기 위해 완전 에칭시 상기 박스를 약간 크게 해서 최적화 시켜 콘택 전면을 수정(repair)한다.
따라서, 본 발명에 의하면 작은 콘택내에 상대적으로 큰 결함이 있을 경우 세분화된 완전 에칭(full etching) 방법 및 최적화된(optimized) 적정 크기에 의해 될 수 있는 대로 리버베딩 현상을 줄이고 이를 정정(correction)할 수 있음으로써 과도한 리버베드나 글래스 오버에치를 방지하여 성공적인 웨이퍼 프린팅을 이룰 수 있다.

公开(公告)号：KR1019980023236A

公开(公告)日：1998-07-06

申请号：KR1019960042684

申请日：1996-09-25

Applicant: 삼성전자주식회사

Inventor： 조한구

IPC: H01L21/265

Abstract: 본 발명의 정전 편향기( electrostatic deflector)는 종래기술에 의한 편향기가 한 세트의 긴 8극편으로 구성된 것과는 달리 길이가 짧은 정전 8극편으로 구성하지만, 이와 같은 편향기를 상기 칼럼내에 다수 구비하고 있다. 상기 칼럼내에 구성할 수 있는 편향기의 수는 상기 정전 8극편의 길이를 조절함으로써 증감시킬 수 있다.
따라서 본 발명에 의한 정전 편향기를 사용할 경우 상기 칼럼내에서 다양하고 플렉시블(flexible)한 필드분포를 만들 수 있다. 이와 같은 사실에 의해 상기 편향기내로 입사되는 하전입자들의 편향수차를 그 만큼 감소시킬 수 있음을 알 수 있다. 하전입자들의 편향수차를 작게할 수 있으므로 빔 스폿 사이즈를 최소화할 수 있고 반도체장치의 고 집적화를 적극 지원할 수 있다. 다른 측면으로 볼 때, 종래의 칼럼길이를 변화시키지 않고 그대로 사용하고 편향기만 교체하면 되므로 원가비용을 최소화할 수 있다.

公开(公告)号：KR100910042B1

公开(公告)日：2009-07-30

申请号：KR1020060091346

申请日：2006-09-20

Applicant: 삼성전자주식회사

Inventor： 이두열 ,  조한구 ,  이석주 ,  여기성 ,  고차원 ,  곽판석

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11531 ,  H01L27/11526

Abstract: 이중 패터닝 기술을 이용하여 스트링이 형성되는 플래시 메모리 소자 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 의한 플래시 메모리 소자는, 스트링 선택 라인, 그라운드 선택 라인, 스트링 선택 라인과 그라운드 선택 라인의 사이에 형성된 홀수 개의 워드 라인들을 포함하는 스트링을 포함한다.
플래시 메모리, 스트링, 워드 라인

公开(公告)号：KR1020080099397A

公开(公告)日：2008-11-13

申请号：KR1020070044882

申请日：2007-05-09

Applicant: 삼성전자주식회사

Inventor： 고차원 ,  조한구 ,  여기성 ,  김현우 ,  윤진영

IPC: G03F7/004 ,  H01L21/027 ,  G03F7/20 ,  G03F7/039

CPC classification number: G03F7/2041 ,  G03F7/70341

Abstract: A composition for an immersion lithography process is provided to generate a little bit of bubbles in immersion lithography by weakening the hydrogen bond force of water through containing acidic solution with carbon number more than 1 less than 10. A composition for an immersion lithography process comprises water and the acidic solution having carbon number more than 1 less than 1. The concentration of the acidic solution is over 0.01% to 10% or less. The acidic solution is a formic acid, acetic acid, propionic acid, tert-butylacetic acid, butanoic acid or valeric acid.

Abstract translation: 提供了一种用于浸没式光刻工艺的组合物，用于通过含碳数超过1的小于10的酸性溶液削弱水的氢键力而在浸没式光刻中产生一些气泡。用于浸没式光刻工艺的组合物包括水 碳数大于1的酸性溶液的浓度为1以上。酸性溶液的浓度为0.01％〜10％以下。 酸性溶液是甲酸，乙酸，丙酸，叔丁基乙酸，丁酸或戊酸。

公开(公告)号：KR100817089B1

公开(公告)日：2008-03-26

申请号：KR1020070020574

申请日：2007-02-28

Applicant: 삼성전자주식회사

Inventor： 이두열 ,  조한구 ,  이석주 ,  여기성 ,  곽판석 ,  홍민종

IPC: H01L21/027

CPC classification number: H01L21/0337 ,  H01L24/98

Abstract: A method for forming a fine pattern of a semiconductor device using a dual patterning technique is provided to disconnect a second line pattern in a second direction by easily disconnecting a first line pattern in a direction vertical to a resolution control direction regardless of resolution and by forming a jog pattern in the first line pattern adjacent to the second line pattern in the resolution control direction. A first pattern with a feature size is formed on a substrate, having an arbitrary pitch and composed of a plurality of first line patterns(14a) repeatedly formed in a first direction. A second pattern is formed between two adjacent first line patterns among the plurality of first line patterns, composed of a plurality of second line patterns(22a) repeated formed in the first direction so that a fine pattern with a half pitch is formed. The first line pattern is disconnected in a second direction vertical to the first direction, and the second line patterns positioned at both sides of the disconnected first line pattern are interconnected in the first direction. A jog pattern(14b) having an end part in the first direction is formed at one side of the first line pattern adjacent to the interconnected second line pattern to disconnect the second line pattern in the second direction. The fine pattern can be a line and space pattern.

Abstract translation: 提供一种使用双重图案形成技术形成半导体器件的精细图案的方法，用于通过在与分辨率控制方向垂直的方向上容易地将第一线图案分离，而不管分辨率如何，通过形成 在分辨率控制方向上与第二线图案相邻的第一线图案中的点动图案。 具有特征尺寸的第一图案形成在具有任意间距的基板上，并且由在第一方向上重复形成的多个第一线图案（14a）组成。 在多个第一线图案中的两个相邻的第一线图案之间形成第二图案，所述第一线图案由在第一方向上重复形成的多个第二线图案（22a）组成，从而形成具有半间距的精细图案。 第一线图案在与第一方向垂直的第二方向上断开，并且位于不连接的第一线图案的两侧的第二线图案在第一方向上互连。 具有在第一方向上具有端部的点动图案（14b）形成在与互连的第二线图案相邻的第一线图案的一侧，以沿第二方向断开第二线图案。 精细图案可以是线和空格。

公开(公告)号：KR100817074B1

公开(公告)日：2008-03-26

申请号：KR1020060110180

申请日：2006-11-08

Applicant: 삼성전자주식회사

Inventor： 강현재 ,  이지영 ,  조한구 ,  여기성

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/66795

Abstract: A semiconductor device having an active region of a fin type is provided to easily form an active region by performing an isolation process on the major axis of an active region and by forming an active region while an isolation process is performed. A first isolation layer(110) of a groove type is disposed along the direction of the major axis of an active region(130) of an island type, separated from the active region by a predetermined interval. A trench is formed in the direction of the minor axis of the active region to define the active region. Mutually insulated gate electrodes are formed, covering the exposed sidewall of the active region. The process for forming the first isolation layer can include the following steps. A hard mask layer is formed on a semiconductor substrate(100c). A first resist pattern for defining a first isolation region is formed on the hard mask layer. The hard mask layer and the semiconductor substrate are etched according to the shape of the first resist pattern to form a groove. An isolation material layer is filled in the groove to form the first isolation layer.

Abstract translation: 提供具有翅片型活性区域的半导体器件，以通过在有源区的长轴上进行隔离处理并且在进行隔离处理的同时形成有源区来容易地形成有源区。 沿着与有源区分离预定间隔的岛型有源区（130）的长轴的方向设置有沟槽型的第一隔离层（110）。 在有源区的短轴方向上形成沟槽以限定有源区。 形成相互绝缘的栅电极，覆盖有源区的暴露的侧壁。 形成第一隔离层的方法可以包括以下步骤。 在半导体衬底（100c）上形成硬掩模层。 用于限定第一隔离区域的第一抗蚀剂图案形成在硬掩模层上。 根据第一抗蚀剂图案的形状蚀刻硬掩模层和半导体衬底，以形成沟槽。 隔离材料层填充在沟槽中以形成第一隔离层。

公开(公告)号：KR100781542B1

公开(公告)日：2007-12-03

申请号：KR1020060051383

申请日：2006-06-08

Applicant: 삼성전자주식회사

Inventor： 이두열 ,  이석주 ,  강율 ,  조한구 ,  강창진 ,  유재옥 ,  박성찬

IPC: H01L21/027

CPC classification number: H01L21/0337 ,  H01L21/0276

Abstract: A method for forming fine patterns of semiconductor devices is provided to develop easily high performance semiconductor devices by forming stably fine patterns without exchanging exposure equipment. A first mask pattern for exposing selectively a lower material film is formed(S110). An intermediate material film pattern is formed on overall surfaces of the first mask pattern and the exposed lower material film(S120). A mask layer covers an upper surface of the intermediate material film pattern. By thinning a surface portion of the mask layer, a second mask pattern, which the upper surface of the intermediate material film pattern is partially exposed, is formed(S130). The exposed intermediate material film pattern is removed until a surface of a lower material film, thereby exposing the first mask pattern(S140). Patterning is performed on the lower material film by using the first and second mask patterns as a patterning mask(S150). Then, the first and second mask patterns are removed(S160).

Abstract translation: 提供一种用于形成精细图案的半导体器件的方法，以通过在不交换曝光设备的情况下形成稳定的精细图案来开发容易的高性能半导体器件。 形成用于选择性地曝光下部材料膜的第一掩模图案（S110）。 在第一掩模图案和暴露的下部材料膜的整个表面上形成中间材料膜图案（S120）。 掩模层覆盖中间材料膜图案的上表面。 通过使掩模层的表面部分变薄，形成中间材料膜图案的上表面部分露出的第二掩模图案（S130）。 去除暴露的中间材料膜图案直到下部材料膜的表面，从而暴露第一掩模图案（S140）。 通过使用第一和第二掩模图案作为图案掩模，在下部材料膜上进行图案化（S150）。 然后，去除第一和第二掩模图案（S160）。

公开(公告)号：KR100706798B1

公开(公告)日：2007-04-12

申请号：KR1020050090466

申请日：2005-09-28

Applicant: 삼성전자주식회사

Inventor： 문창섭 ,  심우관 ,  조한구 ,  홍창기 ,  권두원

IPC: H01L21/304

CPC classification number: H01L21/02057 ,  H01L21/02082

Abstract: 실리콘막과 실리콘 게르마늄막이 노출된 기판의 세정 방법 및 이를 이용하는 반도체 제조 방법을 제공한다. 이 세정 방법에 의하면, 실리콘막과 실리콘게르마늄막의 노출된 표면 상에 형성된 자연산화막을 먼저 제거하고, 후에 실리콘막에 대한 실리콘게르마늄막의 식각선택비가 0.5~2가 되는 성질의 세정액을 사용하여 실리콘막과 실리콘게르마늄막의 식각 손상 및 부산물들을 깨끗하게 제거하는 것을 특징으로 한다. 상기 묽은 SC1에서는 바람직하게는 첨가된 탈이온수의 양이 암모니아수의 200배 이상이다. 따라서, 실리콘막과 실리콘게르마늄막에 대한 세정을 진행하기 전에, 그 표면상의 자연산화막을 모두 제거하므로, 웨이퍼별로 동일한 조건에서 세정이 진행되어, 균일한 세정 결과를 기대할 수 있다. 또한 실리콘막에 대한 실리콘 게르마늄막의 식각 선택비가 0.5~2이므로 종래의 세정 공정에서와 같은 실리콘게르마늄막의 많은 유실을 막을 수 있다. 이로써 원하는 길이의 매몰 절연막 및 채널 등을 확보할 수 있어, 상기 세정 방법을 이용한 반도체 제조 방법으로 신뢰성 있는 반도체 장치를 구현할 수 있다.
실리콘, 실리콘게르마늄

公开(公告)号：KR100652388B1

公开(公告)日：2006-12-01

申请号：KR1020040099055

申请日：2004-11-30

Applicant: 삼성전자주식회사

Inventor： 최성원 ,  이석주 ,  김호철 ,  조한구 ,  우상균

IPC: H01L21/027

CPC classification number: G03F1/28 ,  G03F1/44 ,  G03F7/70641

Abstract: 초점 모니터링 마스크 및 그 제조 방법이 개시된다. 본 발명에 따른 초점 모니터링 마스크는 투명 기판과 상기 투명 기판 상에 복수의 투광부들을 갖는 차광막을 포함한다. 여기에서, 투광부는 0
o 및 180
o 를 포함한 세 개 이상의 서로 다른 위상차를 갖는 위상 변조부들을 포함한다. 또한, 위상 변조부들은 위상차들의 순서에 따라 배열된다.

公开(公告)号：KR100604920B1

公开(公告)日：2006-07-28

申请号：KR1020040102217

申请日：2004-12-07

Applicant: 삼성전자주식회사

Inventor： 한정남 ,  조한구 ,  홍창기 ,  박종호 ,  최상준 ,  심우관

IPC: H01L21/283 ,  H01L21/28

Abstract: 본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 절연체막에 개구되는 콘택 홀(contact hole)을 통하여 상층과 하층의 각 배선층 상호간의 전기적 접속을 위해 폴리실리콘과 텅스텐으로 이루어진 이중 플러그(dual plug)라고 불리는 중간 도전체막을 형성함에 있어서, 콘택 홀내에 하부 플러그를 형성하기 위하여 폴리실리콘을 부분적으로 식각하기 위한 식각 방법을 개시한다. 상기 식각 방법은 화학적 다운스트림 식각 방법을 이용함으로써 콘택 홀의 측벽에 존재하는 질화막 스페이서 및 층간 절연막의 손실이 없이 폴리실리콘을 선택적으로 식각하여 식각 표면이 균일한 폴리실리콘 하부 플러그를 형성하게 함으로써 공정 여유도 및 공정 속도를 증가시키고 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
이중 플러그, 화학적 다운스트림 식각