公开(公告)号：KR100651626B1

公开(公告)日：2006-12-01

申请号：KR1020050105262

申请日：2005-11-04

Applicant: 한국전자통신연구원

Inventor： 유성욱 ,  이주욱 ,  박건식 ,  박종문 ,  윤용선 ,  김상기 ,  배윤규 ,  임병원 ,  구진근 ,  김보우

IPC: H01L23/48 ,  H01L23/492

Abstract: A method for fabricating a bump of a semiconductor device is provided to prevent a seed metal layer from being corroded by a developing solution so that the sheer strength of a bump is prevented from being decreased, by forming a diffusion blocking layer and a seed metal layer after an exposure and development process is performed. A metal pad is formed in at least a predetermined region on a substrate(S302). A passivation layer is formed on the substrate, exposing at least a partial region of the metal pad(S303). A photoresist layer is formed on the metal pad and the passivation layer(S304). A diffusion blocking layer is formed on the metal pad and the photoresist layer(S306). A seed metal layer is formed on the diffusion blocking layer(S307). A bump is formed on the seed metal layer(S308). The photoresist layer formed under the seed metal layer is eliminated(S310). The diffusion blocking layer remaining on the sidewall of the bump is removed(S311).

Abstract translation: 提供一种用于制造半导体器件的凸块的方法，以防止种子金属层被显影溶液腐蚀，从而通过形成扩散阻挡层和种子金属层来防止凸块的剪切强度降低 在曝光和开发过程之后进行。 在衬底上的至少预定区域中形成金属焊盘（S302）。 钝化层形成在衬底上，暴露金属焊盘的至少一部分区域（S303）。 在金属焊盘和钝化层上形成光致抗蚀剂层（S304）。 在金属焊盘和光致抗蚀剂层上形成扩散阻挡层（S306）。 种子金属层形成在扩散阻挡层上（S307）。 在种子金属层上形成凸块（S308）。 在种子金属层下形成的光致抗蚀剂层被去除（S310）。 保留在凸块侧壁上的扩散阻挡层被去除（S311）。

公开(公告)号：KR100597583B1

公开(公告)日：2006-07-06

申请号：KR1019990033493

申请日：1999-08-14

Applicant: 한국전자통신연구원

Inventor： 남기수 ,  김상기 ,  노태문 ,  구진근

IPC: H01L27/08

Abstract: 본 발명은 반도체 기술에 관한 것으로, 특히 리튬이온 이차전지 보호회로, DC-DC 변환기, 모터 등에 사용되는 저전압 대전류 전력소자에 관한 것이며, 특히 고집적 트렌치 게이트 전력소자의 제조 방법에 관한 것이다. 본 발명은 공정을 단순화하고, 온-저항 특성을 개선할 수 있는 트렌치 게이트 전력소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 웰/소오스 형성을 위해 별도의 마스크를 사용하지 않고 트렌치 게이트 마스크만을 사용하여 먼저 웰 영역과 소오스 영역을 형성한 후 트렌치 게이트를 형성하는 기술이다. 트렌치 게이트를 중심으로 웰 영역과 소오스 영역을 형성함으로서 측면 접합 깊이가 자동으로 정렬되어 종래와 같이 웰 마스크와 소오스 마스크를 사용하여 제조하는 것에 비해 마스크 정렬 오차를 줄일 수 있어 고집적화가 가능하기 때문에 전력소자의 주요 변수인 온-저항을 낮출 수 있으며, 소요되는 마스크의 수를 6장에서 4~5장으로 줄여 공정을 단순화할 수 있다.
트렌치 게이트, 전력소자, 스페이서, 마스크, 온-저항

公开(公告)号：KR100564746B1

公开(公告)日：2006-03-27

申请号：KR1020030057274

申请日：2003-08-19

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  박건식 ,  유성욱 ,  윤용선 ,  김상기 ,  김보우 ,  구진근

IPC: H01L21/335

Abstract: 화합물 반도체 소자의 티형 게이트 제조방법을 제공한다. 본 발명은 화합물 반도체 기판 상에 절연막을 형성한 후, 상기 절연막 상에, 전자빔에 대해서는 양성 특성을 갖고 광에 대해서는 음성 특성을 갖는 레지스트막을 형성한다. 상기 레지스트막을, 광 보다는 정밀한 해상도를 얻을 수 있는 전자빔을 이용하여 1차로 노광 및 현상하여 레지스트막 패턴을 형성한다. 상기 레지스트막 패턴이 형성된 화합물 반도체 기판을 상기 레지스트막 패턴 내에 존재하는 노광원의 반응 물질이 열에 의해 치명적으로 파괴되지 않도록 열처리한다. 다음에, 상기 레지스트막 패턴을 마스크로 상기 절연막을 식각하여 상기 화합물 반도체 기판을 노출하는 제1 개구부를 형성한다. 상기 레지스트막 패턴을 광을 이용하여 2차로 노광 및 현상하여 상기 제1 개구부보다 큰 제2 개구부를 형성한다. 상기 제1 개구부를 매립하면서, 상기 제2 개구부 내부의 상기 절연막 및 상기 레지스트막 패턴 상에 금속층을 형성한다. 상기 레지스트막 패턴을 리프트 오프 방법으로 제거함으로써 상기 제1 개구부에 다리 형상과 상기 절연막 상에 몸통 형상을 갖는 티형 게이트를 형성한다.
화합물 반도체 소자, 티형 게이트

公开(公告)号：KR1020050066062A

公开(公告)日：2005-06-30

申请号：KR1020030097264

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 윤용선 ,  박건식 ,  유성욱 ,  임병원 ,  김상기 ,  김보우 ,  구진근

IPC: H01L29/737

Abstract: 본 발명은 자기정렬된 에미터/베이스 구조를 가지는 실리콘-게르마늄(SiGe) 이종접합 바이폴라 트랜지스터의 제조 방법에 관한 것이다. 베이스 상부에 고농도의 이온이 도핑된 다결정 혹은 비정질 실리콘막으로 익스트린식 베이스 역할을 하는 베이스 전극을 형성한다. 다결정 혹은 비정질 실리콘막은 증착시 두께 조절이 용이하여 익스트린식 베이스의 저항값을 충분히 감소시킬 수 있다. 익스트린식 베이스의 두께는 인트린식 베이스의 두께에 영향을 미치지 않기 때문에 인트린식 베이스는 얇게 형성하고, 익스트린식 베이스는 두껍게 형성하여 소자의 전기적 특성을 극대화시킬 수 있다.

公开(公告)号：KR100385859B1

公开(公告)日：2003-06-02

申请号：KR1020000082805

申请日：2000-12-27

Applicant: 한국전자통신연구원

Inventor： 김종대 ,  김상기 ,  구진근 ,  노태문 ,  이대우 ,  조경익

IPC: H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/4232 ,  H01L29/4238

Abstract: A method for manufacturing a trench-gate type power semiconductor device is provided A drift region having a low concentration of a first conductivity type and a body region of a second conductivity type are formed on a semiconductor substrate having a high concentration of the first conductivity type A trench is formed using a nitride layer pattern and a sidewall oxide layer formed at sidewalls of the nitride layer pattern as a mask, and then the sidewall oxide layer is removed The corners of the trench are rounded by performing a heat treatment in a hydrogen atmosphere A source region having a high concentration of the first conductivity type is formed using the nitride layer pattern as a mask. The nitride layer pattern is removed, and an upper oxide layer pattern is formed to cover a predetermined portion of the source region and the gate conductive layer. A body contact region of the second conductivity type is formed using the upper oxide layer pattern as a mask A source electrode is formed to be electrically connected to the body contact region, and a drain electrode is formed to be electrically connected to the semiconductor substrate

Abstract translation: 提供了一种用于制造沟槽栅极型功率半导体器件的方法。在具有第一导电类型的高浓度的半导体衬底上形成具有低浓度的第一导电类型的漂移区和第二导电类型的体区 使用形成在氮化物层图案的侧壁处的氮化物层图案和侧壁氧化物层作为掩模来形成沟槽，然后去除侧壁氧化物层。通过在氢气氛中进行热处理使沟槽的拐角变圆 使用氮化物层图案作为掩模形成具有第一导电类型的高浓度的源极区域。 去除氮化物层图案，并且形成上氧化物层图案以覆盖源区和栅导电层的预定部分。 使用上氧化层图案作为掩模形成第二导电类型的体接触区域。源电极形成为电连接到体接触区域，并且漏电极形成为电连接到半导体衬底

公开(公告)号：KR1020030034584A

公开(公告)日：2003-05-09

申请号：KR1020010066228

申请日：2001-10-26

Applicant: 한국전자통신연구원

Inventor： 양일석 ,  구진근 ,  이대우 ,  김상기 ,  김종대 ,  노태문 ,  박일용

IPC: H02M3/28

Abstract: PURPOSE: A multi-output DC-DC converter is provided to be capable of outputting a multi-level voltage using one embedded inductor having a plurality of output taps. CONSTITUTION: An inductor part(300) is supplied with an input voltage and has a plurality of output taps which are spaced apart from each other. The first switching unit(230) consists of a plurality of transistors cascaded between each output tap of the inductor part and a common node and controlled by corresponding control signals. The second switching unit(210) is connected between the common node and the output terminal and is controlled by the control signal. The third switching unit(220) consists of a plurality of transistors which are connected in parallel between the common node and a ground voltage and are selectively operated according to corresponding control signals.

Abstract translation: 目的：提供多输出DC-DC转换器，以便能够使用具有多个输出抽头的一个嵌入式电感器输出多电平电压。 构成：电感器部件（300）被提供有输入电压并且具有彼此间隔开的多个输出抽头。 第一开关单元（230）由在电感器部分的每个输出抽头和公共节点之间级联并由相应的控制信号控制的多个晶体管组成。 第二开关单元（210）连接在公共节点和输出端子之间，并由控制信号控制。 第三开关单元（220）由在公共节点和接地电压之间并联连接的多个晶体管组成，并根据相应的控制信号选择性地工作。

公开(公告)号：KR100341214B1

公开(公告)日：2002-06-20

申请号：KR1019990059752

申请日：1999-12-21

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  이대우 ,  남기수 ,  김종대 ,  김상기 ,  구진근

IPC: H01L27/088

Abstract: 본발명은트렌치게이트로폴리실리콘과금속을적층하여형성하므로써고속동작이가능하도록한 전력 UMOSFET의제조방법에관한것으로서, 전력 UMOSFET 제조방법에있어서, 고농도제1도전형의실리콘기판에저농도제1도전형의실리콘에피층을성장시키는단계; 상기에피층상에얇은산화막을성장시킨후 몸체를형성하기위한제2도전형불순물을이온주입하고열처리하는단계; 상기산화막위에우물영역이오픈된질화막패턴을형성하고고농도제2도전형불순물을이온주입하고노출된부분의상기산화막을성장시키면서고온열처리하여우물을형성하는단계; 고농도의제1도전형불순물을이온주입하여소스접합을형성하는단계; 상기산화막을제거하고절연막을형성한후 게이트영역의상기절연막, 소스접합, 몸체및 에피층의일부를건식식각하여트렌치를형성하는단계; 상기트렌치내부에게이트산화막을형성한후, 게이트물질로서도핑된다결정실리콘과금속을적층하는단계; 상기다결정실리콘과금속의일부를식각한후, 그위에층간절연막을증착하는단계; 및상기층간절연막을선택적으로식각하여상기소스접합과상기금속에각기콘택되는전극을형성하고, 상기실리콘기판하단에드레인을형성하는단계를포함하여이루어짐을특징으로한다.

公开(公告)号：KR100341213B1

公开(公告)日：2002-06-20

申请号：KR1019990061152

申请日：1999-12-23

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  구진근 ,  조경익

IPC: H01L27/092

Abstract: 본발명은반도체기술에관한것으로, 특히고전압전력소자에관한것이며, 더자세히는원형(race-track type) 전류제어 LDMOS(lateral double diffused MOS) 전력소자에관한것이다. 본발명은드레인부근에서의전류집중효과를완화시켜소자의전압이득을높이며, 고전계영역에서핫캐리어(hot career)에대한소자신뢰성을개선하고, 항복전압을높일수 있고, 전류제어가용이한원형전류제어전력소자를제공하는데그 목적이있다. 본발명의트렌치드레인구조를갖는원형전류제어전력소자는채널영역이표류영역에서부분적으로돌출된톱니구조를가지며, 동시에드레인은채널과채널사이로돌출된톱니형트렌치구조를가진다. 즉, 본발명에서제안하는원형전류제어전력소자는원형의 LDMOS 소자로서톱니형채널사이에는필드산화막이있어서채널과채널간을격리시키며, 이에대응하여톱니형트렌치드레인이표류영역의길이만큼떨어져서톱니형채널과서로어긋나게맞물려있다. 따라서, 톱니형채널과톱니형트렌치드레인의폭 및트렌치깊이를조절함으로써드레인전류를쉽게제어할수 있으며, 드레인을톱니형트렌치구조로형성함으로써캐리어가수평및 수직방향으로분산되어결과적으로전류집중효과를완화시킴으로서종래의원형전력소자보다소자의출력저항을증가시켜전압이득을증가시킬뿐만아니라, 온(On) 상태에서의항복전압을높이며, 핫캐리어에의한소자열화특성을개선시킬수 있다. 그리고 p형에피층, p웰층및 n형표류영역등에대한불순물농도분포, 채널및 드레인의선폭길이등을최적화하고, RESURF(REduced SURface Field) 특성을이용하여소자의성능을더욱개선시킬수 있다.

公开(公告)号：KR1020020044311A

公开(公告)日：2002-06-15

申请号：KR1020000073339

申请日：2000-12-05

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  구진근 ,  김종대 ,  조경익

IPC: H01L27/02

Abstract: PURPOSE: A thin film inductor is provided to make an inductor and a semiconductor device combine into one chip, by including a trench in which an oxide layer formed in a depth direction of a substrate and a material for shielding electromagnetic wave are filled so that an influence of electromagnetic wave caused by the inductor formed on the same substrate is completely shielded. CONSTITUTION: The thin film inductor is formed on the semiconductor substrate(200), including the first coil(209-1), a magnetic thin film(210) and the second coil(209-2). A trench is formed in the depth direction of the semiconductor substrate so that the electromagnetic wave generated from the thin film inductor does not outflow through the semiconductor substrate.

Abstract translation: 目的：提供一种薄膜电感器，以使电感器和半导体器件组合成一个芯片，包括一个沟槽，其中在衬底的深度方向上形成的氧化物层和用于屏蔽电磁波的材料被填充，使得 由形成在同一基板上的电感器引起的电磁波的影响被完全屏蔽。 构成：薄膜电感器形成在包括第一线圈（209-1），磁性薄膜（210）和第二线圈（209-2）的半导体衬底（200）上。 在半导体衬底的深度方向上形成沟槽，使得从薄膜电感器产生的电磁波不会通过半导体衬底流出。

公开(公告)号：KR100298194B1

公开(公告)日：2001-11-02

申请号：KR1019990041794

申请日：1999-09-29

Applicant: 한국전자통신연구원

Inventor： 이대우 ,  노태문 ,  구진근 ,  조경익

IPC: H01L21/22

Abstract: 본발명은채널영역에트렌치를형성하여짧은채널효과를방지하며동시에표류층에서게이트가장자리에트렌치를형성하여공핍층의확장을다소억제시킴으로써결과적으로소자의 RESURF 특성이촉진되어항복전압및 온(on) 저항특성을개선시킬수 있는트렌치게이트구조의전력소자에관한것이다. 본발명의실시예에따른전력소자는제1 도전형의실리콘기판상에제1 도전형의매몰층과제2 도전형의에피층이형성되며, 제1 도전형의매몰층위에는채널영역을이루는제1 도전형의확산층이형성되고, 제2 도전형의에피층은그 상부에형성된제2 도전형의표류층을둘러싸며, 제1 도전형의확산층표면에는소오스영역및 제1 트렌치가형성되고, 상기제2 도전형의표류층표면에는제2 트렌치및 드레인영역이형성된다. 제1 트렌치는게이트전극으로채워지며, 제2 트렌치는일부또는전부가게이트전극으로덮인다. 그리고, 이중 RESURF 효과를얻기위하여제2 도전형표류층에는제2 트렌치주변을감싸는제1 도전형의얕은불순물층이형성된다.