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公开(公告)号：KR1020140078185A
公开(公告)日：2014-06-25
申请号：KR1020120147251
申请日：2012-12-17
Applicant: 한국전자통신연구원
CPC classification number: H01L29/66477 , H01L23/5225 , H01L23/5228 , H01L23/5329 , H01L23/66 , H01L2223/6627 , H01L2223/6683 , H01L2924/0002 , H01L2924/00
Abstract: An electronic chip and a method of fabricating the same are provided. A semiconductor chip may include a substrate; an active device integrated with the substrate; a lower interlayer dielectric which covers the front surface of the result where the active device is provided, and a passive device provided on the lower interlayer dielectric; an upper interlayer dielectric which covers the front surface of the result where the passive device is provided; and a ground electrode provided on the upper interlayer dielectric. In this case, the upper interlayer dielectric layer is made of a material whereby the dielectric constant is higher than that of the lower interlayer dielectric.
Abstract translation: 提供电子芯片及其制造方法。 半导体芯片可以包括基板; 与衬底集成的有源器件; 覆盖提供有源器件的结果的前表面的下层间电介质和设置在下层间电介质上的无源器件; 覆盖提供无源器件的结果的前表面的上层间电介质; 以及设置在上层间电介质上的接地电极。 在这种情况下，上层间电介质层由介电常数高于下层间电介质的材料制成。
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公开(公告)号：KR100713121B1
公开(公告)日：2007-05-02
申请号：KR1020050089724
申请日：2005-09-27
Applicant: 한국전자통신연구원
IPC: H01L21/60
CPC classification number: H01L21/76898 , H01L23/481 , H01L25/0657 , H01L25/50 , H01L2224/05568 , H01L2224/05573 , H01L2224/13025 , H01L2224/16 , H01L2225/06513 , H01L2225/06541
Abstract: 본 발명은 칩과 이를 이용한 칩 스택 및 그 제조방법에 관한 것으로, 웨이퍼상에 형성된 적어도 하나 이상의 패드와 상기 패드의 저면이 노출되도록 상기 웨이퍼를 관통하는 비아홀에 상기 웨이퍼의 저면으로부터 일정한 두께까지 돌출되도록 형성된 금속층을 포함하는 복수개의 칩이 적층되되, 상기 각 칩의 패드와 금속층이 서로 마주보도록 접합되어 적층함으로써, 칩의 제조공정이 간편해지고 칩의 성능을 향상시켜줄 뿐만 아니라 칩 스택 시 풋 프린트(foot print)가 작아지는 효과가 있다.
칩 스택, 웨이퍼, 패드, 비아홀, 플립칩, 범프, 풋 프린트-
公开(公告)号：KR100696190B1
公开(公告)日：2007-03-20
申请号：KR1020050027862
申请日：2005-04-04
Applicant: 한국전자통신연구원
CPC classification number: H01L24/81
Abstract: 본 발명은 플립 칩 본딩방법에 관한 것으로, 반도체 칩의 패드 상에 금속범프를 형성하는 단계와, 상기 금속범프의 말단에 소정두께의 전도성 접착제를 형성하는 단계와, 열 접합공정을 통해 상기 반도체 칩을 미리 마련된 반도체 기판의 패드에 접합시키는 단계를 포함함으로써, 원가가 절감되고 공정이 간편해질 뿐만 아니라 열 방출이 원활하게 할 수 있는 효과가 있다.
플립 칩, 반도체 기판, 반도체 칩, 전도성 접착제, 실버 에폭시, 이방 전도성 필름(ACF), 금속범프-
公开(公告)号：KR1020060041459A
公开(公告)日：2006-05-12
申请号：KR1020040090673
申请日：2004-11-09
Applicant: 한국전자통신연구원
IPC: H01L29/737
CPC classification number: H01L29/66318 , H01L29/7371
Abstract: 본 발명은 이종접합 바이폴라 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 서브 컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터캡층을 순차적으로 적층하는 단계와, 상기 에미터캡층 상부에 에미터 전극을 형성하는 단계와, 상기 에미터 전극을 마스크로 하여 상기 기판에 수직 및 역경사 방향으로 상기 에미터캡층 및 상기 에미터층을 순차적으로 식각하여 상기 베이스층이 노출되도록 메사형태의 에미터를 형성하는 단계와, 상기 에미터 전극을 마스크로 하여 노출된 상기 베이스층의 상부에 상기 에미터 전극과 자기정렬되는 베이스전극을 형성하는 단계를 포함함으로써, 메사형태의 에미터와 베이스 전극간의 간격을 최소화하고 재현성 있게 제어할 수 있으며, 고주파 특성이 우수한 자기정렬 소자를 구현할 수 있는 효과가 있다.
이종접합 바이폴라 트랜지스터, 자기정렬, 결정이방성, 메사식각, 에미터 전극, 베이스 전극-
公开(公告)号：KR100568567B1
公开(公告)日：2006-04-07
申请号：KR1020030094071
申请日：2003-12-19
Applicant: 한국전자통신연구원
IPC: H01L29/737
CPC classification number: H01L29/66318 , H01L29/7371
Abstract: 이종 접합 쌍극자 트랜지스터의 제조 방법에서, 소자 분리 영역을 정의하기 전에 식각이 용이한 제1 유전체층이 기판 전면에 증착된다. 그리고 제1 유전체층과 부컬렉터층이 식각된 후에 상대적으로 식각이 어렵거나 식각 속도가 느린 제2 유전체층이 기판 전면에 증착된다. 이후, 관통구가 형성된 후 제1 및 제2 유전체층의 식각 특성의 차이를 이용하여 제1 유전체층을 제거한다. 이와 같이 하면, 화합물 반도체와 유전체 절연막(제2 유전체층)의 계면에서 발생하는 전력 이득의 감소를 제거할 수 있다.
이종접합, 쌍극자, 트랜지스터, 계면, 화합물 반도체, 식각, 유전체-
Patent Agency Ranking
公开(公告)号：KR100396917B1
公开(公告)日：2003-09-02
申请号：KR1020000079748
申请日：2000-12-21
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: PURPOSE: A fabrication method of an integrated circuit is provided to efficiently reduce a chip size by using a defined epitaxial layer of an HBT(Heterojunction Bipolar Transistor) as a resistor having a large resistance and using another defined epitaxial layer as a stabilizing resistor. CONSTITUTION: After removing an emitter cap layer(9), an emitter layer, and a surface of a base layer, base metal electrodes(11) is formed on both sides of an emitter metal electrode(10). After etching the base layer, a collector layer, and a surface of a second selective etch layer, the second selective etch layer is selectively etched compared to a subcollector layer. The entire subcollector layer is removed except for an active device part included region and a lowly resistive resistor(14) region. Collector metal electrodes(12) are formed on the active device part included region, the lowly resistive resistor(14), and defined regions of a second selective etch layer(3) having a high resistance. Then, the second selective etch layer(3) is selectively removed and a partial etching step is performed for isolation between the active and passive devices.
Abstract translation: 目的：提供集成电路的制造方法，以通过使用HBT（异质结双极晶体管）的限定的外延层作为具有大电阻的电阻器并使用另一定义的外延层作为稳定电阻器来有效地减小芯片尺寸。 构成：在去除发射极覆盖层（9），发射极层和基极层的表面之后，在发射极金属电极（10）的两侧形成基极金属电极（11）。 在蚀刻基极层，集电极层和第二选择性蚀刻层的表面之后，与子集电极层相比，选择性蚀刻第二选择性蚀刻层。 除了有源器件部分包括区域和低电阻电阻器（14）区域之外，整个子集电极层被去除。 集电极金属电极（12）形成在包括有源器件部分的区域，低电阻电阻器（14）以及具有高电阻的第二选择性蚀刻层（3）的限定区域上。 然后，选择性地去除第二选择性蚀刻层（3），并执行局部蚀刻步骤以在有源和无源器件之间进行隔离。
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公开(公告)号：KR1020020050572A
公开(公告)日：2002-06-27
申请号：KR1020000079748
申请日：2000-12-21
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: PURPOSE: A fabrication method of an integrated circuit is provided to efficiently reduce a chip size by using a defined epitaxial layer of an HBT(Heterojunction Bipolar Transistor) as a resistor having a large resistance and using another defined epitaxial layer as a stabilizing resistor. CONSTITUTION: After removing an emitter cap layer(9), an emitter layer, and a surface of a base layer, base metal electrodes(11) is formed on both sides of an emitter metal electrode(10). After etching the base layer, a collector layer, and a surface of a second selective etch layer, the second selective etch layer is selectively etched compared to a subcollector layer. The entire subcollector layer is removed except for an active device part included region and a lowly resistive resistor(14) region. Collector metal electrodes(12) are formed on the active device part included region, the lowly resistive resistor(14), and defined regions of a second selective etch layer(3) having a high resistance. Then, the second selective etch layer(3) is selectively removed and a partial etching step is performed for isolation between the active and passive devices.
Abstract translation: 目的：提供集成电路的制造方法，通过使用HBT（异质结双极晶体管）的限定外延层作为具有大电阻的电阻并使用另一限定的外延层作为稳定电阻来有效降低芯片尺寸。 构成：在发射极金属电极（10）的两侧形成有发射极覆盖层（9），发射极层和基极层的表面之后的基底金属电极（11）。 在蚀刻基底层，集电极层和第二选择性蚀刻层的表面之后，与子集电极层相比，选择性地蚀刻第二选择性蚀刻层。 除了有源器件部件包含区域和低电阻电阻器（14）区域之外，除去整个子集电极层。 集电极金属电极（12）形成在有源器件部分包含的区域，低电阻电阻（14）和具有高电阻的第二选择蚀刻层（3）的限定区域中。 然后，选择性地去除第二选择性蚀刻层（3），并且执行部分蚀刻步骤以在有源和无源器件之间进行隔离。
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公开(公告)号：KR1020010073652A
公开(公告)日：2001-08-01
申请号：KR1020000002427
申请日：2000-01-19
Applicant: 한국전자통신연구원
IPC: H01L29/737
Abstract: PURPOSE: An emitter structure heterojunction bipolar transistor and a method for manufacturing on a substrate using the same are provided to prevent an interconnection from becoming thinner or being cut when there is manufactured a diode for short circuiting a base-collector of a heterojunction bipolar transistor, a PN junction diode and a heterojunction bipolar transistor on the same substrate. CONSTITUTION: An emitter electrode(29), a base electrode(30) and a collector electrode(31) of a heterojunction bipolar transistor are consecutively formed by a lift-off process. An upper electrode(32) and a lower electrode(33) of a diode which short the second base layer(24b) and the second collector layer(23b) are formed at the same when the emitter(29) and the base electrode(30) of the heterojunction bipolar transistor are formed. An upper electrode(34) and a lower electrode(35) of a PN junction diode are formed at the same time when the base electrode(30) and the collector electrode(31) of the heterojunction bipolar transistor are formed. Since the upper electrode and the lower electrode of the PN junction diode and the upper electrode and the lower electrode of the diode which short the base-collector of the heterojunction bipolar transistor are formed at the same time when the emitter electrode, the base electrode and the collector electrode of the heterojunction bipolar transistor are formed, the emitter structure heterojunction bipolar transistor, the diode which shorts the base-collector of the heterojunction bipolar transistor and the PN junction diode can be easily manufactured on the same substrate.
Abstract translation: 目的：提供一种发射极结构异质结双极晶体管及其制造方法，用于在制造用于使异质结双极晶体管的基极集电极短路的二极管时互连变薄或切断， PN结二极管和同相衬底上的异质结双极晶体管。 构成：通过剥离处理连续地形成异质结双极晶体管的发射极（29），基极（30）和集电极（31）。 当发射极（29）和基极（30）之间形成有短路第二基极层（24b）和第二集电极层（23b）的二极管的上部电极（32）和下部电极（33） ）形成异质结双极晶体管。 在形成异质结双极晶体管的基极（30）和集电极（31）的同时，形成PN结二极管的上电极（34）和下电极（35）。 由于在发射电极，基极和基极集电体的同时形成PN结二极管的上电极和下电极以及上电极和短路异双极晶体管的基极集电极的二极管的下电极， 形成异质结双极晶体管的集电极，可以容易地在相同的衬底上制造发射极结构异质结双极晶体管，短路异质结双极晶体管和PN结二极管的基极集电极的二极管。
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公开(公告)号：KR102219400B1
公开(公告)日：2021-02-26
申请号：KR1020150120212
申请日：2015-08-26
Applicant: 한국전자통신연구원
Abstract: 반도체채널저항의등가회로를구성하는방법은, 반도체채널저항의제 1 전극및 제 2 전극을정의하는단계, 상기제 1 전극및 상기제 2 전극사이에연결되는수동소자부를정의하는단계및 상기수동소자부내 상기적어도두 개의수동소자의파라미터값을각각결정하는단계를포함한다. 여기에서, 상기수동소자부는병렬연결된적어도두 개의수동소자를포함한다. 따라서, 주파수변화에도불구하고반도체채널저항의특성을정확히나타낼수 있다.
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