公开(公告)号：KR1020110017957A

公开(公告)日：2011-02-23

申请号：KR1020090075515

申请日：2009-08-17

Applicant: 한국전자통신연구원

Inventor： 현영훈 ,  장문규 ,  박영삼 ,  전명심 ,  정태형

IPC: H01L35/00

Abstract: PURPOSE: A thermoelectric-generator is provided to improve thermal efficiency by increasing electrical conductivity while reducing thermal conductivity. CONSTITUTION: A heat absorbing member(110) absorbs heat supplied from outside. A heat radiating member(130) emits the heat from the heat sink to outside. A wire part(120) connects the heat absorbing member to the heat radiating member through a plurality of nano wires having curvature A thermoelectric device applies magnetic field to the wire part to make a movement path for electronics and phonon different. The heat absorbing member, a heat radiating member, and a wire part are formed on the same substrate.

Abstract translation: 目的：提供一种热电发生器，通过增加电导率同时降低热导率来提高热效率。 构成：吸热构件（110）吸收从外部供应的热量。 散热构件（130）将来自散热器的热量发射到外部。 电线部分（120）通过具有曲率的多个纳米线将吸热件连接到散热构件。热电装置向电线部分施加磁场，以使电子和声子的移动路径不同。 吸热部件，散热部件和导线部分形成在同一基板上。

公开(公告)号：KR100940524B1

公开(公告)日：2010-02-10

申请号：KR1020070129581

申请日：2007-12-13

Applicant: 한국전자통신연구원

Inventor： 양종헌 ,  백인복 ,  안창근 ,  박찬우 ,  김안순 ,  유한영 ,  아칠성 ,  김태엽 ,  전명심 ,  장문규

IPC: H01L21/336 ,  H01L29/78

CPC classification number: G01N27/4145 ,  H01L29/66818 ,  H01L29/7853

Abstract: 본 발명은 반도체 기술을 이용한 FET(Field-effect transistor) 센서에 관한 것으로, 좀더 구체적으로는 FET 센서의 민감도를 개선시키기 위하여 핀 구조를 이용하는 FET 센서 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체 FET 센서를 제조하는 방법은, 반도체 기판을 제공하는 단계와, 상기 반도체 기판상에 핀 구조를 갖는 센서 구조체를 형성하는 단계와, 상기 센서 구조체에 전기적 오믹 콘택을 위한 이온을 주입하고 금속 전극을 증착하는 단계와, 표적물질과 특이성 결합하는 감지물질을 상기 핀 구조의 양쪽 측벽에 고정화시키는 단계와, 상기 표적물질이 상기 핀 구조를 지나가도록 하는 통로를 상기 센서 구조체 위에 형성하는 단계를 포함한다.
반도체 FET 센서, 핀 구조, 바이오 센서, SOI 기판, 벌크 기판

公开(公告)号：KR1020080051010A

公开(公告)日：2008-06-10

申请号：KR1020070094687

申请日：2007-09-18

Applicant: 한국전자통신연구원

Inventor： 김태엽 ,  전명심 ,  김약연 ,  장문규 ,  최철종 ,  이성재 ,  박병철

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/66825 ,  H01L21/28273 ,  H01L21/67063 ,  H01L29/42324 ,  H01L29/513

Abstract: A highly-integrated semiconductor memory device and a manufacturing method thereof are provided to correctly read data by suppressing a leakage current generated as the semiconductor memory device is highly integrated. A source/drain electrode(220A) are formed on a silicon substrate to form a schottky junction with a channel region(220B). A floating gate composed of plural silicon nanodots(260A) is formed on the substrate of the channel region. The silicon nanodot is made of a silicon compound as a basal body, and a gate dielectric layer(270) is formed on the floating gate. A tunneling dielectric layer(250) is formed between the substrate of the channel region and the floating gate, and a control gate(280) is formed on the floating gate.

Abstract translation: 提供了一种高度集成的半导体存储器件及其制造方法，以通过抑制半导体存储器件高集成度时产生的漏电流来正确读取数据。 源极/漏极（220A）形成在硅衬底上以与沟道区（220B）形成肖特基结。 在沟道区的基板上形成由多个硅纳米点（260A）构成的浮置栅极。 硅纳米棒由硅化合物作为基体，在浮栅上形成栅介质层（270）。 在沟道区的衬底和浮置栅极之间形成隧穿电介质层（250），并且在浮动栅极上形成控制栅极（280）。

公开(公告)号：KR1020080051009A

公开(公告)日：2008-06-10

申请号：KR1020070094686

申请日：2007-09-18

Applicant: 한국전자통신연구원

Inventor： 김태엽 ,  장문규 ,  이성재 ,  김약연 ,  최철종 ,  전명심

IPC: H01L27/108 ,  H01L21/8242 ,  H01L29/47

CPC classification number: H01L27/108 ,  H01L27/095 ,  H01L29/66257

Abstract: A semiconductor memory device and a driving method thereof are provided to store an electric charge in a channel region by using a schottky barrier formed at an interface between a channel region and a source/drain electrode. A gate(160) is formed over a channel region(130) of a silicon substrate(100). A source electrode(110) and a drain electrode(120) are formed on the silicon substrate to form a schottky junction with the channel region. An electric charge is stored in a schottky barrier formed between the source electrode and the drain electrode. The source electrode and the drain electrode are made of same or different metal silicide. A level of the schottky junction between the channel region and the source electrode is identical to or different from a level of the schottky barrier between the channel region and the drain electrode.

Abstract translation: 提供一种半导体存储器件及其驱动方法，通过使用在沟道区域和源极/漏极之间的界面处形成的肖特基势垒来在沟道区域中存储电荷。 在硅衬底（100）的沟道区（130）上形成栅极（160）。 在硅衬底上形成源电极（110）和漏电极（120），以形成与沟道区域的肖特基结。 在源电极和漏电极之间形成的肖特基势垒中存储电荷。 源电极和漏电极由相同或不同的金属硅化物制成。 沟道区和源电极之间的肖特基结的电平与沟道区和漏电极之间的肖特基势垒的电平相同或不同。

公开(公告)号：KR100777101B1

公开(公告)日：2007-11-19

申请号：KR1020060074492

申请日：2006-08-08

Applicant: 한국전자통신연구원

Inventor： 전명심 ,  장문규 ,  김약연 ,  최철종 ,  박병철 ,  이성재

IPC: H01L21/335 ,  H01L29/872

Abstract: 본 발명은 비등방 에칭을 통해 생성되는 실리콘 (111)면(결정구조를 갖는 반도체에서 그 결정방향을 나타내는 밀러 지수)에 쇼트키 접합을 형성시켜 안정적이고, 전자에 대해 낮은 쇼트키 장벽을 갖는 고성능의 N-형 쇼트키 장벽 관통 트랜지스터를 제작하기 위한 것이다. 이를 위하여, 본 발명의 일실시 예에 따른 쇼트키 장벽 관통 트랜지스터는, 기판; 상기 기판 상에 형성된 소오스 및 드레인; 상기 소오스와 드레인 사이에 형성된 채널; 상기 채널 상에 순차적으로 형성된 게이트 절연막 및 게이트 전극;상기 게이트 절연막 및 게이트 전극의 양측 벽에 형성된 측벽 절연막을 포함하되, 상기 소오스 및 드레인과 상기 채널의 경계면은 실리콘 (111)면을 가지며, 상기 실리콘 (111)면, 소오스 및 드레인이 금속 물질로 실리사이드화되어 쇼트키 접합된다.
쇼트키 장벽 관통, 비등방 식각

公开(公告)号：KR100776648B1

公开(公告)日：2007-11-19

申请号：KR1020060123236

申请日：2006-12-06

Applicant: 한국전자통신연구원

Inventor： 장문규 ,  이성재 ,  최철종 ,  전명심 ,  김태엽 ,  김약연

IPC: H01L29/775

CPC classification number: H01L33/0004 ,  H01L27/15 ,  H01L33/06 ,  H01L33/16 ,  H01L33/34

Abstract: A silicon-based optical device and a method for manufacturing the same are provided to simplify a manufacturing process by using a general CMOS(Complementary Metal-Oxide Semiconductor) manufacturing method. A first and second transistors(100,101) are formed by using different conductive materials based on a silicon substrate(110), respectively. An active layer(119) is formed within the substrate between the first and second transistors. The active layer is formed with one quantum dot which is selected from a group including a silicon quantum dot formed within a silicon nitride layer, a silicon quantum dot formed within a silicon oxide layer, and a compound quantum dot. The compound quantum dot is selected from a group including GaAs, InAs, InGaAs, InAlAs, and InP. Each of the first and second transistors includes a gate insulating layer(113) formed on the substrate, gate electrodes(114A,114B) formed on the gate insulating layer, and a junction area(116) formed within the substrate exposed toward one side of the gate electrode.

Abstract translation: 提供硅基光学器件及其制造方法，以通过使用通用CMOS（互补金属氧化物半导体）制造方法来简化制造工艺。 第一和第二晶体管（100,101）分别通过使用基于硅衬底（110）的不同导电材料形成。 在第一和第二晶体管之间的衬底内形成有源层（119）。 有源层形成有一个量子点，其从包括在氮化硅层内形成的硅量子点的点，在氧化硅层内形成的硅量子点和化合物量子点组成。 化合物量子点选自包括GaAs，InAs，InGaAs，InAlAs和InP的组。 第一晶体管和第二晶体管中的每一个包括形成在基板上的栅极绝缘层（113），形成在栅极绝缘层上的栅电极（114A，114B）和形成在基板内的接合区域（116） 栅电极。

公开(公告)号：KR100698013B1

公开(公告)日：2007-03-23

申请号：KR1020050119409

申请日：2005-12-08

Applicant: 한국전자통신연구원

Inventor： 김약연 ,  이성재 ,  장문규 ,  최철종 ,  전명심 ,  박병철

IPC: H01L29/812

CPC classification number: H01L29/47 ,  H01L29/458 ,  H01L29/4908 ,  H01L29/66545 ,  H01L29/66772 ,  H01L29/7839

Abstract: A schottky barrier tunneling transistor and a method for manufacturing the same are provided to minimize leakage current of a gate by recovering damage of an insulating layer of a gate sidewall of the same according to a silicide process. A channel layer is formed on an upper surface of an SOI substrate(6). A source and drain(9) is formed at both ends of the channel layer on the SOI substrate. A gate(12) is formed on the channel layer. A first gate insulating layer is formed to shield the gate from the source and drain and the channel layer. A second gate insulating layer is formed between the first gate insulating layer and the gate.

Abstract translation: 提供肖特基势垒隧道晶体管及其制造方法，以通过根据硅化物处理来恢复其栅极侧壁的绝缘层的损坏来最小化栅极的漏电流。 沟道层形成在SOI衬底（6）的上表面上。 源极和漏极（9）形成在SOI衬底上的沟道层的两端。 在沟道层上形成栅极（12）。 形成第一栅极绝缘层以屏蔽栅极与源极和漏极以及沟道层。 在第一栅极绝缘层和栅极之间形成第二栅极绝缘层。

公开(公告)号：KR101352362B1

公开(公告)日：2014-01-15

申请号：KR1020100088107

申请日：2010-09-08

Applicant: 한국전자통신연구원

Inventor： 박영삼 ,  장문규 ,  현영훈 ,  전명심 ,  전상훈 ,  정태형

IPC: B82B3/00 ,  H01L35/02 ,  H01L27/146

Abstract: 열전 소자 및 그 형성방법, 이를 이용한 온도 감지 센서 및 열원 이미지 센서가 제공된다. 열전 소자는 기판 상의 서로 이격되어 배치된 제 1 나노 와이어 및 제 2 나노 와이어, 제 1 나노 와이어의 일단에 연결되는 제 1 실리콘 박막, 제 2 나노 와이어의 일단에 연결되는 제 2 실리콘 박막 및 제 1 나노 와이어의 타단 및 제 2 나노 와이어의 타단에 연결되는 제 3 실리콘 박막을 포함하되, 제 1 나노 와이어 및 제 2 나노 와이어는 기판의 상부면에 대하여 수평한 방향으로 연장된다.

公开(公告)号：KR1020120071254A

公开(公告)日：2012-07-02

申请号：KR1020100132921

申请日：2010-12-22

Applicant: 한국전자통신연구원

Inventor： 장문규 ,  박영삼 ,  현영훈 ,  전명심 ,  정태형

IPC: H01L35/32

CPC classification number: H01L35/32 ,  H01L35/22

Abstract: PURPOSE: A thermoelectric device and a manufacturing method thereof are provided to improve a seebeck coefficient by partially forming a material having different work functions on each of an N-type leg and a P-type leg. CONSTITUTION: An insulation layer(120) prevents heat generated in a structure from being transmitted to a substrate(110). A high temperature portion(140) is commonly connected to one ends of a first nanowire(130b) and a second nanowire(130a). A low temperature portion(150) is connected to the other ends of the first nanowire and the second nanowire. An insulating layer(160) is formed through the first nanowire and the second nanowire. A first metal layer(170a) is formed on the top of the insulating layer at the first nanowire. A second metal layer(170b) is formed on the top of the insulating layer at the second nanowire.

Abstract translation: 目的：提供一种热电装置及其制造方法，以通过在N型腿和P型腿中的每一个上部分地形成具有不同功函数的材料来提高跷跷板系数。 构成：绝缘层（120）防止在结构中产生的热量被传送到衬底（110）。 高温部分（140）通常连接到第一纳米线（130b）和第二纳米线（130a）的一端。 低温部分（150）连接到第一纳米线和第二纳米线的另一端。 通过第一纳米线和第二纳米线形成绝缘层（160）。 第一金属层（170a）形成在第一纳米线的绝缘层的顶部。 第二金属层（170b）形成在绝缘层的第二纳米线的顶部。

公开(公告)号：KR1020110091921A

公开(公告)日：2011-08-17

申请号：KR1020100011284

申请日：2010-02-08

Applicant: 한국전자통신연구원

Inventor： 박영삼 ,  장문규 ,  전명심 ,  현영훈

IPC: H01L35/32

CPC classification number: H01L35/30

Abstract: PURPOSE: A thermoelectric array is provided to reduce manufacturing costs by integrating a thermoelectric device with a heat absorbing unit, a leg, and a heat discharge unit using a semiconductor process. CONSTITUTION: A plurality of thermoelectric devices(300) is electrically connected and has m x n structure. Each thermoelectric device includes a heat absorbing unit, an n type leg(331), a p type leg(333), a first heat discharge unit(350a), and a second heat discharge unit(350b). The leg includes a first conductive leg and a second conductive leg.

Abstract translation: 目的：提供一种热电阵列，以通过使用半导体工艺将热电装置与吸热单元，腿部和放热单元集成来降低制造成本。 构成：多个热电装置（300）电连接并具有m×n结构。 每个热电装置包括吸热单元，n型腿（331），p型腿（333），第一放热单元（350a）和第二放热单元（350b）。 腿包括第一导电腿和第二导电腿。