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    METHODS FOR FORMING ANTI-REFLECTION STRUCTURES FOR CMOS IMAGE SENSORS
    12.
    发明申请
    METHODS FOR FORMING ANTI-REFLECTION STRUCTURES FOR CMOS IMAGE SENSORS 审中-公开
    用于形成CMOS图像传感器的抗反射结构的方法

    公开(公告)号：WO2009140099A3

    公开(公告)日：2010-01-21

    申请号：PCT/US2009042766

    申请日：2009-05-05

    Applicant: IBM ,  ADKISSON JAMES W ,  ELLIS-MONAGHAN JOHN J ,  GAMBINO JEFFREY P ,  MUSANTE CHARLES F

    Inventor： ADKISSON JAMES W ,  ELLIS-MONAGHAN JOHN J ,  GAMBINO JEFFREY P ,  MUSANTE CHARLES F

    IPC: H01L31/112

    CPC classification number: H01L27/14685 ,  H01L27/14618 ,  H01L27/14625 ,  H01L27/14627 ,  H01L27/14632 ,  H01L27/14645 ,  H01L27/14689 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/3025 ,  H01L2924/00014 ,  H01L2924/00

    Abstract: Protuberances (5), having vertical (h) and lateral (p) dimensions less than the wavelength range of lights detectable by a photodiode (8), are formed at an optical interface between two layers having different refractive indices. The protuberances may be formed by employing self-assembling block copolymers that form an array of sub lithographic features of a first polymeric block component (112) within a matrix of a second polymeric block component (111). The pattern of the polymeric block component is transferred into a first optical layer (4) to form an array of nanoscale protuberances. Alternately, conventional lithography may be employed to form protuberances having dimensions less than the wavelength of light. A second optical layer is formed directly on the protuberances of the first optical layer. The interface between the first and second optical layers has a graded refractive index, and provides high transmission of light with little reflection.

    Abstract translation: 具有小于由光电二极管（8）可检测的光的波长范围的垂直（h）和横向（p）尺寸的凸起（5）形成在具有不同折射率的两个层之间的光学界面处。 突起可以通过使用在第二聚合物嵌段组分（111）的基体内形成第一聚合物嵌段组分（112）的亚光刻特征阵列的自组装嵌段共聚物来形成。 聚合物嵌段组分的图案被转移到第一光学层（4）中以形成纳米级突起的阵列。 或者，可以使用常规光刻来形成尺寸小于光的波长的突起。 第二光学层直接形成在第一光学层的突起上。 第一和第二光学层之间的界面具有渐变的折射率，并提供很少的反射光的高透射率。

    CMOS IMAGER OF ELIMINATING HIGH REFLECTIVITY INTERFACES
    13.
    发明申请
    CMOS IMAGER OF ELIMINATING HIGH REFLECTIVITY INTERFACES 审中-公开
    消除高反射性界面的CMOS图像

    公开(公告)号：WO2006071540A3

    公开(公告)日：2007-04-12

    申请号：PCT/US2005045328

    申请日：2005-12-14

    Applicant: IBM ,  ADKISSON JAMES W ,  GAMBINO JEFFREY P ,  JAFFE MARK D ,  LEIDY ROBERT K ,  RASSEL RICHARD J ,  STAMPER ANTHONY K

    Inventor： ADKISSON JAMES W ,  GAMBINO JEFFREY P ,  JAFFE MARK D ,  LEIDY ROBERT K ,  RASSEL RICHARD J ,  STAMPER ANTHONY K

    IPC: H01L29/04

    CPC classification number: H01L27/14636 ,  H01L21/76819 ,  H01L21/76834 ,  H01L27/14621 ,  H01L27/14625 ,  H01L27/14627 ,  H01L27/14629 ,  H01L27/14645 ,  H01L27/14683

    Abstract: An image sensor (20) and method of fabrication wherein the sensor includes Copper (Cu) metallization levels (135a, 135b) allowing for incorporation of a thinner interlevel dielectric stack (130a-130c) to result in a pixel array (100) exhibiting increased light sensitivity. The image sensor includes structures having a minimum thickness of barrier layer metal (132a, 132b) that traverses the optical path of each pixel in the sensor array or, that have portions (50) of barrier layer metal selectively removed from the optical paths of each pixel, thereby minimizing reflectance. That is, by implementing various block or single mask methodologies, portions of the barrier layer metal are completely removed at locations of the optical path for each pixel in the array. In a further embodiment, the barrier metal layer (142) may be formed atop the Cu metallization by a self-aligned deposition.

    Abstract translation: 一种图像传感器（20）及其制造方法，其中传感器包括铜（Cu）金属化水平（135a，135b），允许结合更薄的层间电介质堆叠（130a-130c）以产生呈现增加的像素阵列（100） 光敏感。 图像传感器包括具有穿过传感器阵列中的每个像素的光路的阻挡层金属（132a，132b）的最小厚度的结构，或者具有从每个的光路中选择性地去除的阻挡层金属的部分（50） 像素，从而最小化反射率。 也就是说，通过实现各种块或单掩模方法，在阵列中的每个像素的光路的位置处完全去除了阻挡层金属的部分。 在另一个实施例中，阻挡金属层（142）可以通过自对准沉积形成在Cu金属化之上。

    Asymmetrischer Anti-Halo-Feldeffekttransistor
    14.
    发明专利
    Asymmetrischer Anti-Halo-Feldeffekttransistor 未知

    公开(公告)号：DE102012222265A1

    公开(公告)日：2013-06-20

    申请号：DE102012222265

    申请日：2012-12-05

    Applicant: IBM

    Inventor： BRYANT ANDRES ,  ANDERSON BRENT A ,  NOWAK EDWARD J ,  ADKISSON JAMES W

    IPC: H01L21/336 ,  H01L27/105

    Abstract: In einem Verfahren zum Ausbilden einer integrierten Schaltungsstruktur wird eine erste Kompensationsimplantation in ein Substrat implantiert. Bei dem Verfahren wird eine Maske auf der ersten Kompensationsimplantation in dem Substrat strukturiert. Die Maske beinhaltet eine Öffnung, die eine Kanalposition des Substrats freilegt. In dem Verfahren wird eine zweite Kompensationsimplantation in die Kanalposition des Substrats implantiert. Die zweite Kompensationsimplantation wird durch die Öffnung in der Maske und in einem Winkel durchgeführt, der von der Senkrechten zu der oberen Fläche des Substrats versetzt ist. Die zweite Kompensationsimplantation wird näher an einer ersten Seite der Kanalposition im Verhältnis zu einer gegenüberliegenden zweiten Seite der Kanalposition positioniert, und die zweite Kompensationsimplantation weist ein Material auf, das über dieselbe Dotierungspolarität wie die Halbleiter-Kanalimplantation verfügt. Anschließend wird in dem Verfahren ein Gate-Leiter über der Kanalposition des Substrats in der Öffnung der Maske ausgebildet. Als Nächstes wird in dem Verfahren die Maske entfernt, sodass der Gate-Leiter auf der Kanalposition des Substrats stehend zurückbleibt. In dem Verfahren werden Source- und Drain-Implantationen in Source/Drain-Bereiche des Substrats (die an die Kanalposition angrenzen) implantiert.

    METHODS FOR FORMING ANTI-REFLECTION STRUCTURES FOR CMOS IMAGE SENSORS
    18.
    发明专利
    METHODS FOR FORMING ANTI-REFLECTION STRUCTURES FOR CMOS IMAGE SENSORS 未知

    公开(公告)号：CA2719681C

    公开(公告)日：2018-03-13

    申请号：CA2719681

    申请日：2009-05-05

    Applicant: IBM

    Inventor： ADKISSON JAMES W ,  ELLIS-MONAGHAN JOHN J ,  GAMBINO JEFFREY P ,  MUSANTE CHARLES F

    IPC: H01L31/18 ,  H01L21/77 ,  H01L27/146

    Abstract: Protuberances (5), having vertical (h) and lateral (p) dimensions less than the wavelength range of lights detectable by a photodiode (8), are formed at an optical interface between two layers having different refractive indices. The protuberances may be formed by employing self-assembling block copolymers that form an array of sub lithographic features of a first polymeric block component (112) within a matrix of a second polymeric block component (111). The pattern of the polymeric block component is transferred into a first optical layer (4) to form an array of nanoscale protuberances. Alternately, conventional lithography may be employed to form protuberances having dimensions less than the wavelength of light. A second optical layer is formed directly on the protuberances of the first optical layer. The interface between the first and second optical layers has a graded refractive index, and provides high transmission of light with little reflection.

    Asymmetrischer Anti-Halo-Feldeffekttransistor und Verfahren zu seiner Herstellung
    19.
    发明专利
    Asymmetrischer Anti-Halo-Feldeffekttransistor und Verfahren zu seiner Herstellung 未知

    公开(公告)号：DE102012222265B4

    公开(公告)日：2015-06-25

    申请号：DE102012222265

    申请日：2012-12-05

    Applicant: IBM

    Inventor： BRYANT ANDRES ,  ANDERSON BRENT A ,  NOWAK EDWARD J ,  ADKISSON JAMES W

    IPC: H01L21/336 ,  H01L21/266 ,  H01L29/78

    Abstract: Verfahren zum Ausbilden einer integrierten Schaltungsstruktur, wobei das Verfahren aufweist: Implantieren einer ersten Kompensationsimplantation in ein Substrat, die sich bis zu einer zweiten Tiefe in das Substrat erstreckt; Strukturieren einer Maske auf der ersten Kompensationsimplantation in dem Substrat, wobei die Maske eine Öffnung beinhaltet, die eine Kanalposition des Substrats freilegt; Implantieren einer zweiten Kompensationsimplantation in die Kanalposition des Substrats durch die Öffnung in einem Winkel, der von der Senkrechten zu einer oberen Fläche des Substrats versetzt ist, wobei die zweite Kompensationsimplantation im Verhältnis zu einer gegenüberliegenden zweiten Seite der Kanalposition näher an einer ersten Seite der Kanalposition positioniert ist und die zweite Kompensationsimplantation ein Material aufweist, das dieselbe Dotierungspolarität wie eine Halbleiter-Kanalimplantation aufweist, die sich bis zu einer ersten Tiefe in ein Substrat erstreckt, wobei die erste Tiefe im Verhältnis zu der zweiten Tiefe weiter von einer oberen Fläche des Substrats entfernt ist, wobei die erste Kompensationsimplantation ein Material aufweist, das eine andere Dotierungspolarität als die Halbleiter-Kanalimplantation aufweist; Ausbilden eines Gate-Leiters über der Kanalposition des Substrats in der Öffnung der Maske; Entfernen der Maske, sodass der Gate-Leiter auf der Kanalposition des Substrats stehend zurückbleibt; und Implantieren von Source- und Drain-Implantationen in Source/Drain-Bereiche des Substrats, die an die Kanalposition angrenzen.

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