公开(公告)号：DE112012001822T5

公开(公告)日：2014-01-30

申请号：DE112012001822

申请日：2012-06-01

Applicant: IBM

Inventor： CAMILLO-CASTILLO RENATA ,  DAHLSTROM ERIK M ,  GEBRESELASLE EPHREM G ,  STRICKER ANDREAS ,  PHELPS RICHARD A ,  SHI YUN ,  GAUTHIER ROBERT J

IPC: H03K17/72 ,  G06F17/50 ,  H01L21/311 ,  H01L29/74

Abstract: Einheitenstrukturen, Fertigungsverfahren, Betriebsverfahren und Konstruktionsstrukturen für einen siliciumgesteuerten Gleichrichter. Das Verfahren beinhaltet ein Ausüben einer mechanischen Verspannung auf einen Bereich eines siliciumgesteuerten Gleichrichters (SCR) in einem Ausmaß, das zum Modulieren eines Auslösestroms des SCR ausreicht. Die Einheiten- und Konstruktionsstrukturen beinhalten einen SCR (62) mit einer Anode (63), einer Kathode (65), einem ersten Bereich (14) und einem zweiten Bereich (16) mit einem entgegengesetzten Leitfähigkeitstyp gegenüber dem ersten Bereich. Der erste und der zweite Bereich des SCR sind in einem stromführenden Pfad zwischen der Anode und der Kathode des SCR angeordnet. Eine Schicht (26) ist auf einer oberen Fläche eines Halbleitersubstrats (30) relativ zu dem ersten Bereich positioniert und so eingerichtet, dass sie eine mechanische Verspannung in dem ersten Bereich des SCR in einem Ausmaß verursacht, das zum Modulieren eines Auslösestroms des SCR ausreicht.

公开(公告)号：DE60236375D1

公开(公告)日：2010-06-24

申请号：DE60236375

申请日：2002-12-20

Applicant: IBM

Inventor： RANKIN JED H ,  ABADEER WAGDI W ,  BROWN JEFFREY S ,  CHATTY KIRAN V ,  TONTI WILLIAM R ,  GAUTHIER ROBERT J ,  FRIED DAVID M

IPC: H01L21/82 ,  H01L21/84 ,  H01L23/525 ,  H01L27/06 ,  H01L27/118 ,  H01L27/12

公开(公告)号：DE112012000233T5

公开(公告)日：2013-11-28

申请号：DE112012000233

申请日：2012-01-06

Applicant: IBM

Inventor： ABOU-KHALIL MICHAEL J ,  CHATTY KIRAN V ,  GAUTHIER ROBERT J ,  LI JUNJUN

IPC: H01L29/66

Abstract: Hierin werden gesteuerte Silicium-Gleichrichter (SCR), Herstellungsverfahren und Entwicklungsstrukturen offenbart. Das Verfahren weist das Bilden einer gemeinsamen P-Wanne (12) auf einer vergrabenen Isolatorschicht (28b) eines Silicium-auf-Isolator(SOI)-Wafers (28) auf. Das Verfahren weist ferner das Bilden einer Vielzahl von gesteuerten Silicium-Gleichrichtern (SCR) (10) in der gemeinsamen P-Wanne auf, so dass N+-Diffusionskathoden (20) von jedem aus der Vielzahl von SCRs durch die gemeinsame P-Wanne zusammengekoppelt sind.

公开(公告)号：DE112011102518T5

公开(公告)日：2013-09-26

申请号：DE112011102518

申请日：2011-09-14

Applicant: IBM

Inventor： ABOU-KHALIL MICHEL ,  GAUTHIER ROBERT J ,  PUTNAM CHRISTOPHER S ,  LEE TOM C ,  LI JUNJUN ,  MITRA SOUVICK

IPC: H01L23/60 ,  H01L21/822 ,  H01L29/747

Abstract: Es werden bidirektionale, in Serie gegeneinander geschaltete, gestapelte SCRs für Hochspannungs-Pin-ESD-Schutz, Verfahren zur Fertigung und Konstruktionsstrukturen bereitgestellt. Die Einheit beinhaltet einen symmetrischen, bidirektionalen, in Serie gegeneinander geschalteten, gestapelten siliciumgesteuerten Gleichrichter (SCR). Eine Anode (10a) eines ersten der in Serie gegeneinander geschalteten, gestapelten SCRs (10) ist mit einem Eingang (30) verbunden. Eine Anode (20a) eines zweiten der in Serie gegeneinander geschalteten, gestapelten SCRs (20) ist mit Masse (GND) verbunden. Kathoden (10b, 20b) des ersten und zweiten der in Serie gegeneinander geschalteten, gestapelten SCRs sind miteinander verbunden. Jeder der symmetrischen, bidirektionalen, in Serie gegeneinander geschalteten SCRs beinhaltet ein Paar Dioden (D1, D2), die den Strom zu den Kathoden lenken, die beim Anlegen einer Spannung in Sperrrichtung vorgespannt werden und Elemente wirksam aus einem der symmetrischen, bidirektionalen, in Serie gegeneinander geschalteten SCRs deaktivieren, wohingegen die Dioden (D3, D4) eines weiteren der symmetrischen, bidirektionalen, in Serie gegeneinander geschalteten SCRs den Strom in dieselbe Richtung lenken wie die in Sperrrichtung vorgespannten Dioden.

公开(公告)号：CA2755284A1

公开(公告)日：2010-10-21

申请号：CA2755284

申请日：2010-03-18

Applicant: IBM

Inventor： CAMPI JOHN B ,  CHANG SHUNHUA T ,  CHATTY KIRAN V ,  GAUTHIER ROBERT J ,  LI JUNJUN ,  MUHAMAD MUJAHID

IPC: H01L23/60 ,  H01L21/336

Abstract: A robust ESD protection circuit, method and design structure for tolerant and failsafe designs are disclosed. A circuit (200) includes a middle junction control circuit (250) that turns off a top NFET (225) of a stacked NFET electrostatic discharge (ESD) protection circuit (pad 215, ground 220, top NFET 225, bottom NFET 230, top resistor 235, and bottom resistor 240) during an ESD event.