公开(公告)号：WO2006060575A2

公开(公告)日：2006-06-08

申请号：PCT/US2005043474

申请日：2005-12-01

Applicant: IBM ,  CABRAL CYRIL JR ,  DZIOBKOWSKI CHESTER T ,  ELLIS-MONAGHAN JOHN J ,  FANG SUNFEI ,  LAVOIE CHRISTIAN ,  LUO ZHIJIONG ,  NAKOS JAMES S ,  STEEGEN AN L ,  WANN CLEMENT H

Inventor： CABRAL CYRIL JR ,  DZIOBKOWSKI CHESTER T ,  ELLIS-MONAGHAN JOHN J ,  FANG SUNFEI ,  LAVOIE CHRISTIAN ,  LUO ZHIJIONG ,  NAKOS JAMES S ,  STEEGEN AN L ,  WANN CLEMENT H

IPC: H01L21/8238 ,  H01L21/3205 ,  H01L21/44

CPC classification number: H01L21/28518 ,  H01L21/823814 ,  H01L21/823835

Abstract: A method of fabricating a complementary metal oxide semiconductor (CMOS) device, wherein the method comprises forming a first well region (103) in a semiconductor substrate (102) for accommodation of a first type semiconductor device (130); forming a second well region (104) in the semiconductor substrate (102) for accommodation of a second type semiconductor device (140); shielding the first type semiconductor device (130) with a mask (114); depositing a first metal layer (118) over the second type semiconductor device (140); performing a first salicide formation on the second type semiconductor device (140); removing the mask (114); depositing a second metal layer (123) over the first and second type semiconductor devices (130,140); and performing a second salicide formation on the first type semiconductor device (130). The method requires only one pattern level and it eliminates pattern overlay as it also simplifies the processes to form different suicide material over different devices.

Abstract translation: 一种制造互补金属氧化物半导体（CMOS）器件的方法，其中所述方法包括在半导体衬底（102）中形成用于容纳第一类型半导体器件（130）的第一阱区（103）; 在所述半导体衬底（102）中形成用于容纳第二类型半导体器件（140）的第二阱区（104）; 用掩模（114）屏蔽所述第一类型半导体器件（130）; 在所述第二类型半导体器件（140）上沉积第一金属层（118）; 在所述第二类型半导体器件（140）上执行第一自对准硅化物形成; 去除所述面罩（114）; 在第一和第二类型半导体器件（130,140）上沉积第二金属层（123）; 以及在所述第一类型半导体器件（130）上执行第二自对准硅化物形成。 该方法仅需要一个图案级别，并且消除图案覆盖，因为它也简化了在不同设备上形成不同的自杀材料的过程。

公开(公告)号：DE112010003344B4

公开(公告)日：2014-12-04

申请号：DE112010003344

申请日：2010-09-23

Applicant: IBM

Inventor： OZCAN AHMET S ,  LAVOIE CHRISTIAN ,  DOMENICUCCI ANTHONY G

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/423 ,  H01L29/49 ,  H01L29/78

Abstract: Verfahren zur Herstellung einer Halbleiter-Vorrichtung, wobei dieses Verfahren die folgenden Schritte umfasst: – Bereitstellen eines Wafers umfassend, ein Halbleiter-Substrat, ein Gate-Stack auf dem Substrat, einschließlich einem Halbleiter-Gate-Leiter, mit einer Breite von weniger als oder gleich 65 nm, wobei jeweils ein einzelner dielektrischer Abstandshalter die Seitenwände des Gate-Leiters abdeckt, und die Abstandshalter dabei die obere Oberfläche des Gate-Leiters freigelegt lassen; – Herunter ziehen der dielektrischen Abstandshalter um einen oberen Abschnitt der Seitenwände des Halbleiter-Gate-Leiters bis zu einer Pull-down-Abstandshalter-Höhe freizulegen; – Bilden einer dünnen Metallschicht über dem Wafer mindestens über der freiliegenden oberen Oberfläche und dem oberen Abschnitt der Seitenwände des Halbleiter-Gate-Leiters, wobei die dünne Metallschicht Ni und Pt umfasst; – Durchführen eines Bildungs-Erhitzens, sodass die dünne Metallschicht mit dem Gate-Leiter reagiert, um eine monosilizide Schicht zu bilden; – Entfernen der nicht reagierten Anteile der dünnen Metallschicht; und – nach dem Entfernen dieser besagten nicht reagierten Anteile der dünnen Metallschicht, Durchführen eines Trennungs-Erhitzens bei einer höheren Temperatur als das Bildungs-Erhitzen, sodass mindestens 50% des Pt in einem abgetrennten Bereich in einer unteren Hälfte dieser besagten monosiliziden Schicht zwischen einer oberen Oberfläche der besagten monosiliziden Schicht und der besagten Pull-down-Abstandshalter-Höhe befindlich sind.

公开(公告)号：DE112012000272B4

公开(公告)日：2014-05-15

申请号：DE112012000272

申请日：2012-02-02

Applicant: IBM

Inventor： LAVOIE CHRISTIAN ,  FLETCHER BENJAMIN LUKE ,  MAURER SIEGFRIED LUTZ ,  ZHANG ZHEN

IPC: H01L21/20 ,  B82Y40/00 ,  H01L21/265 ,  H01L21/283 ,  H01L21/324 ,  H01L29/06

Abstract: Verfahren zum Bilden eines Silicids, Germanids oder Germanosilicids in einer dreidimensionalen Silicium-, Germanium- oder Silicium-Germanium-Struktur, wobei die Struktur einen Nanodraht aufweist wobei das Verfahren die Schritte aufweist: Implantieren von wenigstens einem Element in die Struktur; Abscheiden von wenigstens einem Metall auf die Struktur; und Tempern der Struktur, um das Silicium, Germanium oder Silicium-Germanium mit dem Metall zu durchsetzen, um das Silicid, Germanid oder Germanosilicid zu bilden, wobei das implantierte Element dazu dient, morphologischen Verfall des Silicids, Germanids oder Germanosilicids zu verhindern, wobei durch das Implantieren eine entsprechende Bildungstemperatur des Silicids, Germanids oder Germanosilicids und eine entsprechende Temperatur, die für den morphologischen Verfall des Silicids, Germanids oder Germanosilicids erforderlich ist, erhöht werden.

公开(公告)号：DE102013201076A1

公开(公告)日：2013-08-08

申请号：DE102013201076

申请日：2013-01-24

Applicant: IBM

Inventor： LAVOIE CHRISTIAN ,  RANA UZMA ,  SADANA DEVENDRA K ,  SHIU KUEN-TING ,  SOLOMON PAUL MICHAEL ,  SUN YANNING ,  ZHANG ZHEN

IPC: H01L29/45 ,  H01L21/283 ,  H01L21/336 ,  H01L29/78

Abstract: Es werden Techniken zum Herstellen selbstjustierter Kontakte in III-V-FET-Einheiten bereitgestellt. Gemäß einem Aspekt weist ein Verfahren zum Herstellen eines selbstjustierten Kontakts zu III-V-Materialien die folgenden Schritte auf. Mindestens ein Metall wird auf einer Oberfläche des III-V-Materials abgeschieden. Das mindestens eine Metall wird mit einem oberen Teil des III-V-Materials zur Reaktion gebracht, um eine Metall-III-V-Legierungsschicht zu bilden, die den selbstjustierten Kontakt darstellt. Ein Ätzprozess wird angewendet, um alle bei der Reaktion nicht umgesetzten Teile des mindestens einen Metalls zu entfernen. Mindestens eine Verunreinigung wird in die Metall-III-V-Legierungsschicht implantiert. Die mindestens eine in die Metall-III-V-Legierungsschicht implantierte Verunreinigung wird zu einer Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem darunterliegenden III-V-Material diffundiert, um einen Kontaktwiderstand des selbstjustierten Kontakts zu verringern.

公开(公告)号：GB2487857A

公开(公告)日：2012-08-08

申请号：GB201205375

申请日：2010-09-23

Applicant: IBM

Inventor： OZCAN AHMET S ,  LAVOIE CHRISTIAN ,  DOMENICUCCI ANTHONY G

IPC: H01L21/28 ,  H01L29/423 ,  H01L29/66 ,  H01L29/78

Abstract: An integrated circuit is provided including a narrow gate stack having a width less than or equal to 65 nm, including a suicide region comprising Pt segregated in a region of the suicide away from the top surface of the suicide and towards an lower portion defined by a pulldown height of spacers on the sidewalls of the gate conductor. In a preferred embodiment, the spacers are pulled down prior to formation of the suicide. The suicide is first formed by a formation anneal, at a temperature in the range 250°C to 450°C. Subsequently, a segregation anneal at a temperature in the range 450°C to 550°C. The distribution of the Pt along the vertical length of the suicide layer has a peak Pt concentration within the segregated region, and the segregated Pt region has a width at half the peak Pt concentration that is less than 50% of the distance between the top surface of the suicide layer and the pulldown spacer height.

公开(公告)号：DE102004016700A1

公开(公告)日：2004-11-18

申请号：DE102004016700

申请日：2004-04-05

Applicant: IBM ,  INFINEON TECHNOLOGIES AG

Inventor： DEHAVEN PATRICK W ,  AGNELLO PAUL D ,  WONG KEITH KWONG HON ,  HUANG HSIANG-JEN ,  MURPHY RICHARD J ,  DZIOBKOWSKI CHET ,  CLEVENGER LAWRENCE ,  LAVOIE CHRISTIAN ,  ROVEDO NIVO ,  FANG SUNFEI

IPC: H01L21/28 ,  H01L21/283 ,  H01L21/285 ,  H01L21/3205 ,  H01L21/321 ,  H01L21/336 ,  H01L21/44 ,  H01L21/4763 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/78

Abstract: A method of forming a salicide on a semiconductor device includes depositing a first refractory metal layer over a silicon region of a substrate, depositing a near-noble metal layer over the first refractory metal layer, and depositing a second refractory metal layer over the near-noble metal layer. The semiconductor device is annealed in a first annealing process to form a silicide layer abutting the doped region of the semiconductor device. Un-reacted portions of the near-noble metal layer and the second refractory metal layer are removed. The device may be annealed in an optional second annealing process to convert the silicide layer to a low resistance phase silicide material. Junction leakage and bridging are minimized or eliminated by embodiments of the present invention, and a smoother silicided surface is achieved.

公开(公告)号：DE112017001420B4

公开(公告)日：2022-09-01

申请号：DE112017001420

申请日：2017-05-10

Applicant: IBM

Inventor： HU CHAO-KUN ,  LAVOIE CHRISTIAN ,  ROSSNAGEL STEPHEN ,  SHAW THOMAS MCCARROLL

IPC: H01L21/768 ,  H01L23/532

Abstract: Verfahren (200; 300; 400) zum Bilden einer Kupfer(Cu)-Verbindung (218) in einem Dielektrikum (114) über einer Cu-Leitung (112), wobei das Verfahren die Schritte umfasst:Bilden (202) mindestens einer Durchkontaktierung (116) in dem Dielektrikum über der Cu-Leitung;Abscheiden (204) einer Metallschicht (212) auf das Dielektrikum undAuskleiden der Durchkontaktierung, derart, dass die Metallschicht am Boden der Durchkontaktierung mit der Cu-Leitung in Kontakt steht, wobei die Metallschicht mindestens ein Metall aufweist, welches mehr als 5 At-% Stickstoff in Lösung enthält und mit Cu reagieren kann, um eine Cu-Intermetallverbindung zu bilden;Tempern (206) der Metallschicht und der Cu-Leitung unter Bedingungen, die ausreichen, um eine Cu-Intermetallverbindungs-Barriere (214) am Boden der Durchkontaktierung und eine Nitrid-Barriere (216) auf der Cu-Intermetallverbindungs-Barriere zu bilden; undPlattieren (208) von Cu in die Durchkontaktierung, um die Cu-Verbindung zu bilden, wobei die Cu-Verbindung durch die Cu-Intermetallverbindungs-Barriere von der Cu-Leitung getrennt wird.

公开(公告)号：DE112017001420T5

公开(公告)日：2018-11-29

申请号：DE112017001420

申请日：2017-05-10

Applicant: IBM

Inventor： HU CHAO-KUN ,  LAVOIE CHRISTIAN ,  ROSSNAGEL STEPHEN ,  SHAW THOMAS MCCARROLL

IPC: H01L21/768 ,  H01L23/532

Abstract: Es werden Techniken zum Verbessern der Zuverlässigkeit in Cu-Verbindungen unter Verwendung von Cu-Intermetallverbindungen bereitgestellt. In einer Erscheinungsform umfasst ein Verfahren zum Bilden einer Cu-Verbindung in einem Dielektrikum (114) über einer Cu-Leitung (112) die Schritte: Bilden mindestens einer Durchkontaktierung (116) in dem Dielektrikum (114) über der Cu-Leitung (112); Abscheiden einer Metallschicht (118) auf das Dielektrikum (114) und Auskleiden der Durchkontaktierung (116), derart, dass die Metallschicht (118) am Boden der Durchkontaktierung (116) mit der Cu-Leitung (112) in Kontakt steht, wobei die Metallschicht (118) mindestens ein Metall aufweist, welches mit Cu reagieren kann, um eine Cu-Intermetallverbindung zu bilden; Tempern der Metallschicht (118) und der Cu-Leitung (112) unter Bedingungen, die ausreichen, um eine Cu-Intermetallverbindungs-Barriere (120) am Boden der Durchkontaktierung (116) zu bilden; und Plattieren von Cu (122) in die Durchkontaktierung (116), um die Cu-Verbindung zu bilden, wobei die Cu-Verbindung durch die Cu-Intermetallverbindungs-Barriere (120) von der Cu-Leitung (112) getrennt wird. Außerdem wird eine Einheitenstruktur bereitgestellt.

公开(公告)号：DE112012000272T8

公开(公告)日：2013-12-24

申请号：DE112012000272

申请日：2012-02-02

Applicant: IBM

Inventor： LAVOIE CHRISTIAN ,  FLETCHER BENJAMIN LUKE ,  MAURER SIEGFRIED LUTZ ,  ZHANG ZHEN

IPC: H01L21/283 ,  H01L21/265

公开(公告)号：DE112012000272T5

公开(公告)日：2013-10-24

申请号：DE112012000272

申请日：2012-02-02

Applicant: IBM

Inventor： LAVOIE CHRISTIAN ,  FLECHTER BENJAMIN LUKE ,  MAURER SIEGFRIED LUTZ ,  ZHANG ZHEN

IPC: H01L21/283 ,  H01L21/265

Abstract: Es werden Verfahren zum Bilden von Silicid, Germanid oder Germanosilicid in extrem kleinen Strukturen bereitgestellt. Bei einer Erscheinungsform wird ein Verfahren zum Bilden eines Silicids, Germanids oder Germanosilicids in einer dreidimensionalen Silicium-, Germanium- oder Silicium-Germanium-Struktur mit extrem kleinen Abmessungen bereitgestellt. Das Verfahren weist folgende Schritte auf. Wenigstens ein Element wird in die Struktur implantiert. Wenigstens ein Metall wird auf der Struktur abgeschieden. Die Struktur wird getempert, um das Silicium, Germanium oder Silicium-Germanium mit dem Metall zu durchsetzen, um das Silicid, Germanid oder Germanosilicid zu bilden, wobei das implantierte Element dazu dient, morphologischen Verfall des Silicids, Germanids oder Germanosilicids zu verhindern. Das implantierte Element kann wenigstens eines von Kohlenstoff, Fluor und Silicium aufweisen.