Epitaxie von Delta-Monoschicht-Dotierstoffen für eingebettetes Source/Drain-Silicid

    公开(公告)号:DE112011101378T5

    公开(公告)日:2013-03-07

    申请号:DE112011101378

    申请日:2011-06-10

    Applicant: IBM

    Abstract: Es werden Halbleiterstrukturen offenbart, welche darin eingebettete Stressorelemente aufweisen. Die offenbarten Strukturen weisen mindestens einen FET-Gate-Stapel (18) auf, welcher auf einer oberen Fläche eines Halbleitersubstrats (12) angeordnet ist. Der mindestens eine FET-Gate-Stapel weist Source- und Drain-Ausdehnungszonen (28) auf, welche innerhalb des Halbleitersubstrats an einer Standfläche des mindestens einen FET-Gate-Stapels angeordnet sind. Ein Einheitskanal (40) ist zwischen der Source- und Drain-Ausdehnungszone (28) und unterhalb des mindestens einen Gate-Stapels (18) ebenfalls vorhanden. Die Struktur weist ferner eingebettete Stressorelemente (33) auf, welche auf gegenüberliegenden Seiten des mindestens einen FET-Gate-Stapels und innerhalb des Halbleitersubstrats angeordnet sind. Jedes eingebettete Stressorelement weist von unten nach oben eine erste Schicht eines ersten Epitaxie-dotierten Halbleitermaterials (35), welches eine Gitterkonstante aufweist, die sich von einer Gitterkonstante des Halbleitermaterials unterscheidet und zu einer Spannung in dem Einheitskanal führt, eine zweite Schicht eines zweiten Epitaxie-dotierten Halbleitermaterials (36), die auf der ersten Schicht angeordnet ist, und eine Delta-Monoschicht eines Dotierstoffs auf, die auf einer oberen Fläche der zweiten Schicht angeordnet ist. Die Struktur weist ferner einen Metall-Halbleiter-Legierungs-Kontakt (45) auf, welcher direkt auf einer oberen Fläche der Delta-Monoschicht (37) angeordnet ist.

    DELTA MONOLAYER DOPANTS EPITAXY FOR EMBEDDED SOURCE/DRAIN SILICIDE

    公开(公告)号:SG184824A1

    公开(公告)日:2012-11-29

    申请号:SG2012075586

    申请日:2011-06-10

    Applicant: IBM

    Abstract: Semiconductor structures are disclosed that have embedded stressor elements therein. The disclosed structures include at least one FET gate stack (18) located on an upper surface of a semiconductor substrate (12). The at least one FET gate stack includes source and drain extension regions (28) located within the semiconductor substrate at a footprint of the at least one FET gate stack. A device channel (40) is also present between the source and drain extension regions (28) and beneath the at least one gate stack (18). The structure further includes embedded stressor elements (33) located on opposite sides of the at least one FET gate stack and within the semiconductor substrate. Each of the embedded stressor elements includes, from bottom to top, a first layer of a first epitaxy doped semiconductor material (35) having a lattice constant that is different from a lattice constant of the semiconductor substrate and imparts a strain in the device channel, a second layer of a second epitaxy doped semiconductor material (36) located atop the first layer, and a delta monolayer of dopant located on an upper surface of the second layer. The structure further includes a metal semiconductor alloy contact (45) located directly on an upper surface of the delta monolayer (37).

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