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    VERBESSERUNG DER DATENLOKALITÄT FÜR GRAFIKPROZESSOREINHEITEN
    11.
    发明专利
    VERBESSERUNG DER DATENLOKALITÄT FÜR GRAFIKPROZESSOREINHEITEN 未知

    公开(公告)号：DE102020130073A1

    公开(公告)日：2021-05-20

    申请号：DE102020130073

    申请日：2020-11-13

    Applicant: INTEL CORP

    Inventor： SURTI PRASOONKUMAR ,  LAKE ADAM ,  HUGHES CHRISTOPHER ,  LUEH GUEI-YUAN ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  RANGANATHAN VASANTH ,  KABURLASOS NIKOS ,  XU LIDONG ,  APPU ABHISHEK ,  HOLLAND JAMES ,  BOYCE JILL

    IPC: G06F9/50

    Abstract: Ausführungsformen, die hierin beschrieben sind, umfassen eine Vorrichtung, die mehrere Verarbeitungsressourcen, die eine erste Verarbeitungsressource und eine zweite Verarbeitungsressource umfassen, einen Speicher, der kommunikativ mit der ersten Verarbeitungsressource und der zweiten Verarbeitungsressource gekoppelt ist; und einen Prozessor zum Empfangen von Datenabhängigkeiten für eine oder mehrere Aufgaben, die eine oder mehrere Erzeugeraufgaben, die auf der ersten Verarbeitungsressource ausgeführt werden, und eine oder mehrere Verbraucheraufgaben, die auf der zweiten Verarbeitungsressource ausgeführt werden, umfassen, und eine Datenausgabe von einer oder mehreren Erzeugeraufgaben, die auf der ersten Verarbeitungsressource ausgeführt werden, zu einem kommunikativ mit der zweiten Verarbeitungsressource gekoppelten Cache-Speicher zu bewegen, umfasst. Andere Ausführungsformen können beschrieben und beansprucht sein.

    LESEZUSAMMENFüGUNG UND M ULTICAST-RÜCKFÜHRUNG FÜR EINEN GETEILTEN LOKALEN SPEICHER
    13.
    发明专利
    LESEZUSAMMENFüGUNG UND M ULTICAST-RÜCKFÜHRUNG FÜR EINEN GETEILTEN LOKALEN SPEICHER 未知

    公开(公告)号：DE102020115680A1

    公开(公告)日：2020-12-24

    申请号：DE102020115680

    申请日：2020-06-15

    Applicant: INTEL CORP

    Inventor： RAY JOYDEEP ,  MAIYURAN SUBRAMANIAM ,  GEORGE VARGHESE ,  ILANCHELIAN VIVEK KUMAR

    IPC: G06F9/312 ,  G06F9/38 ,  G06T1/60

    Abstract: Es wird ein Graphikprozessor für allgemeine Zwecke beschrieben, der einen ersten Satz von Recheneinheiten, einen zweiten Satz von Recheneinheiten und einen Speicher, der mit dem ersten Satz von Recheneinheiten und dem zweiten Satz von Recheneinheiten gekoppelt ist, umfasst. Der Speicher ist dafür ausgelegt, eine erste Leseanforderung an einen Adressblock des Speichers mit einer zweiten Leseanforderung an den Adressblock des Speichers zusammenzufügen, um die Anzahl der Speicherzugriffe auf eine Speicherbank in Zusammenhang mit dem Adressblock zu verringern. Der Graphikprozessor kann auch einen Speicher-Arbiter aufweisen, der zusammengefügte Lesevorgänge zu den Recheneinheiten in Zusammenhang mit den zusammengefügten Lesevorgängen Multicast-übertragen kann.

    Cache line flush instruction and method
    16.
    发明专利
    Cache line flush instruction and method 未知

    公开(公告)号：GB2401227A

    公开(公告)日：2004-11-03

    申请号：GB0415931

    申请日：2000-12-28

    Applicant: INTEL CORP

    Inventor： PALANCA SALVADOR ,  FISCHER STEPHEN A ,  MAIYURAN SUBRAMANIAM

    IPC: G06F12/08 ,  G06F12/0804 ,  G06F12/0811

    Abstract: A cache line flush instruction (CPFLUSH) micro-architectural implementation process and system allow a processor to flush a cache line associated with a linear memory address from all caches in a coherency domain. A cache controller receives a cache flush instruction having an associated memory address and performs a self snoop to flush the cache line corresponding to the memory address from its cache memory. The cache controller then generates a bus transaction regardless of whether the cache line was present in its cache memory and regardless of the state of the cache line if present. The bus transaction includes the memory address and causes other instances of the memory address in other caches of the coherency domain to be flushed or invalidated.

    Cache line flush micro-architectural implementation method and system
    17.
    发明专利
    Cache line flush micro-architectural implementation method and system 未知

    公开(公告)号：GB2374962A

    公开(公告)日：2002-10-30

    申请号：GB0217123

    申请日：2000-12-28

    Applicant: INTEL CORP

    Inventor： PALANCA SALVADOR ,  FISCHER STEPHEN A ,  MAIYURAN SUBRAMANIAM

    IPC: G06F12/08

    Abstract: A system and method for flushing a cache line associated with a linear memory address from all caches in the coherency domain. A cache controller receives a memory address, and determines whether the memory address is stored within the closest cache memory in the coherency domain. If a cache line stores the memory address, it is flushed from the cache. The flush instruction is allocated to a write-combining buffer within the cache controller. The write-combining buffer transmits the information to the bus controller. The bus controller locates instances of the memory address stored within external and intel cache memories within the coherency domain; these instances are flushed. The flush instruction can then be evicted from the write-combining buffer. Control bits may be used to indicate whether a write-combining buffer is allocated to the flush instruction, whether the memory address is stored within the closest cache memory, and whether the flush instruction should be evicted from the write-combining buffer.

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