公开(公告)号：DE112020000846T5

公开(公告)日：2021-11-18

申请号：DE112020000846

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK ,  MAIYURAN SUBRAMANIAM ,  MACPHERSON MIKE ,  FU FANGWEN ,  CHEN JIASHENG ,  GEORGE VARGHESE ,  RANGANATHAN VASANTH ,  GARG ASHUTOSH ,  RAY JOYDEEP

IPC: G06F9/30

Abstract: Hierin beschriebene Ausführungsformen beinhalten Software-, Firmware- und Hardwarelogik, die Techniken zum Durchführen von Arithmetik an Sparse-Daten über eine systolische Verarbeitungseinheit bereitstellt. Eine Ausführungsform stellt datenbewusste Sparsity über komprimierte Bitströme bereit. Eine Ausführungsform stellt Block-Sparse-Skalarprodukt-Anweisungen bereit. Eine Ausführungsform stellt einen tiefenweisen Adapter für ein systolisches Array bereit.

公开(公告)号：DE102020107828A1

公开(公告)日：2020-10-01

申请号：DE102020107828

申请日：2020-03-21

Applicant: INTEL CORP

Inventor： SURTI PRASOONKUMAR ,  APPU ABHISHEK ,  SZERSZEN KAROL ,  LISKAY ERIC ,  VAIDYANATHAN KARTHIK

IPC: H03M7/30

Abstract: Die Verkörperungen sind im Allgemeinen auf die Komprimierung zur Komprimierung für spärliche Datenstrukturen unter Verwendung der Modus-Suchannäherung ausgerichtet. Eine Verkörperung eines Geräts umfasst einen oder mehrere Prozessoren einschließlich eines Grafikprozessors zur Verarbeitung von Daten; und einen Speicher zur Speicherung von Daten, einschließlich komprimierter Daten. Der eine oder die mehreren Prozessoren sollen für die Komprimierung einer Datenstruktur sorgen, einschließlich der Identifizierung eines Modus in der Datenstruktur, wobei die Datenstruktur eine Vielzahl von Werten enthält und der Modus ein am häufigsten wiederholter Wert in einer Datenstruktur ist, wobei die Identifizierung des Modus die Anwendung einer Modusnäherungsoperation und die Codierung eines Ausgangsvektors, um den identifizierten Modus einzuschließen, eine Signifikanzabbildung, um Orte anzuzeigen, an denen der Modus in der Datenstruktur vorhanden ist, und verbleibende unkomprimierte Daten aus der Datenstruktur umfaßt.

公开(公告)号：DE102020132377A1

公开(公告)日：2021-09-16

申请号：DE102020132377

申请日：2020-12-07

Applicant: INTEL CORP

Inventor： APPU ABHISHEK ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SURTI PRASOONKUMAR ,  VAIDYANATHAN KARTHIK

IPC: G06T1/60 ,  G06T15/06

Abstract: Vorrichtung und Verfahren zur Stapeldrosselung. Eine Ausführungsform der Vorrichtung umfasst zum Beispiel: Ausführungsschaltungen, die eine Vielzahl von Funktionseinheiten umfassen, um eine Vielzahl von Strahlen-Shadern auszuführen und eine Vielzahl von Primärstrahlen und eine entsprechende Vielzahl von Strahlennachrichten zu erzeugen; einen First-In-First-Out(FIFO)-Puffer, um die von den EUs erzeugten Strahlennachrichten in eine Warteschlange zu stellen; einen Cache-Speicher zum Speichern eines oder mehrerer der Vielzahl von Primärstrahlen; einen speichergesicherten Stapel zum Speichern einer ersten Teilmenge der Vielzahl von Strahlnachrichten in einer entsprechenden Anzahl von Einträgen; eine Schaltung zur Verwaltung eines speichergesicherten Stapels, um entweder eine zweite Teilmenge der Vielzahl von Strahlennachrichten in dem speichergesicherten Stapel zu speichern oder die eine oder mehrere der zweiten Teilmenge der Vielzahl von Strahlennachrichten in einem Speicher-Subsystem vorübergehend zu speichern, mindestens teilweise basierend auf einer Anzahl von Einträgen, die derzeit von Strahlennachrichten in dem speichergesicherten Stapel belegt sind; und eine Strahlentraversierungsschaltung zum Lesen einer nächsten Strahlennachricht aus dem speichergesicherten Stapel, zum Abrufen eines nächsten Primärstrahls, der durch die Strahlennachricht identifiziert wird, aus dem Cache-Speicher oder einem Speicher-Subsystem und zum Durchführen von Traversierungsoperationen an dem nächsten Primärstrahl.

公开(公告)号：DE102020104651A1

公开(公告)日：2020-09-24

申请号：DE102020104651

申请日：2020-02-21

Applicant: INTEL CORP

Inventor： APPU ABHISHEK ,  KOKER ALTUG ,  RAY JOYDEEP ,  COORAY NIRANJAN ,  SURTI PRASOONKUMAR ,  KAMMA SUDHAKAR ,  RANGANATHAN VASANTH

IPC: G06T1/60 ,  G06F13/38

Abstract: Es wird eine Einrichtung zum Ermöglichen einer Arbeitsspeicherdatenkomprimierung offenbart. Die Einrichtung enthält einen Arbeitsspeicher und weist eine Vielzahl von Bänken, um Hauptdaten und mit den Hauptdaten assoziierte Metadaten zu speichern, und eine Arbeitsspeicherverwaltungseinheit (MMU) auf, die an die Vielzahl von Bänken gekoppelt ist, um eine Hashfunktion durchzuführen, um auf virtuelle Adresspositionen im Arbeitsspeicher zeigende Indizes für die Hauptdaten und Metadaten zu berechnen und die virtuellen Metadaten-Adresspositionen anzupassen, um jede angepasste virtuelle Metadaten-Adressposition in einer Bank zu speichern, die die assoziierten Hauptdaten speichert.

公开(公告)号：DE112020000874T5

公开(公告)日：2021-11-11

申请号：DE112020000874

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  RAY JOYDEEP ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  COLEMAN SEAN ,  GALOPPO VON BORRIES NICOLAS ,  GEORGE VARGHESE ,  K PATTABHIRAMAN ,  KIM SUNGYE ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  VALERIO JAMES

IPC: G06F12/0806

Abstract: Systeme und Methoden zum Aktualisieren von fernen speicherseitigen Caches in einer Multi-GPU-Konfiguration sind hier offenbart. In einer Ausführungsform beinhaltet ein Grafikprozessor für eine Multi-Kachel-Architektur eine erste Grafikverarbeitungseinheit (GPU) mit einem ersten Speicher, einen ersten speicherseitigen Cachespeicher, einem erstem Kommunikations-Fabric und einer ersten Speicherverwaltungseinheit (MMU). Der Grafikprozessor beinhaltet eine zweite Grafikverarbeitungseinheit (GPU) mit einem zweiten Speicher, einen zweiten speicherseitigen Cachespeicher, einer zweiten Speicherverwaltungseinheit (MMU) und einem zweiten Kommunikations-Fabric, das kommunikativ mit dem ersten Kommunikations-Fabric gekoppelt ist. Die erste MMU ist zum Steuern von Speicheranforderungen für den ersten Speicher, zum Aktualisieren von Inhalt in dem ersten Speicher, zum Aktualisieren von Inhalt in dem ersten speicherseitigen Cachespeicher und zum Bestimmen, ob der Inhalt in dem zweiten speicherseitigen Cachespeicher aktualisiert werden soll, konfiguriert ist.

公开(公告)号：DE102020130073A1

公开(公告)日：2021-05-20

申请号：DE102020130073

申请日：2020-11-13

Applicant: INTEL CORP

Inventor： SURTI PRASOONKUMAR ,  LAKE ADAM ,  HUGHES CHRISTOPHER ,  LUEH GUEI-YUAN ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  RANGANATHAN VASANTH ,  KABURLASOS NIKOS ,  XU LIDONG ,  APPU ABHISHEK ,  HOLLAND JAMES ,  BOYCE JILL

IPC: G06F9/50

Abstract: Ausführungsformen, die hierin beschrieben sind, umfassen eine Vorrichtung, die mehrere Verarbeitungsressourcen, die eine erste Verarbeitungsressource und eine zweite Verarbeitungsressource umfassen, einen Speicher, der kommunikativ mit der ersten Verarbeitungsressource und der zweiten Verarbeitungsressource gekoppelt ist; und einen Prozessor zum Empfangen von Datenabhängigkeiten für eine oder mehrere Aufgaben, die eine oder mehrere Erzeugeraufgaben, die auf der ersten Verarbeitungsressource ausgeführt werden, und eine oder mehrere Verbraucheraufgaben, die auf der zweiten Verarbeitungsressource ausgeführt werden, umfassen, und eine Datenausgabe von einer oder mehreren Erzeugeraufgaben, die auf der ersten Verarbeitungsressource ausgeführt werden, zu einem kommunikativ mit der zweiten Verarbeitungsressource gekoppelten Cache-Speicher zu bewegen, umfasst. Andere Ausführungsformen können beschrieben und beansprucht sein.

公开(公告)号：ES3003288T3

公开(公告)日：2025-03-10

申请号：ES20718903

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  COORAY NIRANJAN ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GARCIA GUADALUPE ,  K PATTABHIRAMAN ,  KIM SUNGYE ,  KUMAR SANJAY ,  MAROLIA PRATIK ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN

IPC: G06F12/0804 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245

Abstract: Las realizaciones descritas en este documento proporcionan técnicas para permitir la reconfiguración dinámica de la memoria en una unidad de procesamiento de gráficos de propósito general. Una realización descrita en este documento permite la reconfiguración dinámica de las asignaciones de bancos de memoria caché en función de las estadísticas de hardware. Una realización permite la traducción de direcciones de memoria virtual utilizando páginas mixtas de cuatro kilobytes y sesenta y cuatro kilobytes dentro de la misma jerarquía de tabla de páginas y bajo el mismo directorio de páginas. Una realización proporciona un procesador de gráficos y un sistema de procesamiento heterogéneo asociado que tiene regiones cercanas y lejanas del mismo nivel de una jerarquía de caché. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：AU2020241262B2

公开(公告)日：2025-01-09

申请号：AU2020241262

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：ES2964969T3

公开(公告)日：2024-04-10

申请号：ES20718902

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： STRIRAMASSARMA LAKSHMINARAYANAN ,  SURTI PRASOONKUMAR ,  GEORGE VARGHESE ,  ASHBAUGH BEN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK ,  GALOPPO VON BORRIES NICOLAS ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  MISTRY NILAY ,  OULD-AHMED-VALL ELMOUSTAPHA ,  PANNEER SELVAKUMAR ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SHAH ANKUR ,  TANGRI SAURABH

IPC: G06F12/0862 ,  G06F7/58 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

Abstract: En el presente documento se describen la gestión de memoria de múltiples mosaicos para detectar el acceso entre mosaicos, proporcionar escalamiento de inferencia de múltiples mosaicos con multidifusión de datos mediante operación de copia y proporcionar migración de páginas. En una realización, un procesador de gráficos para una arquitectura de múltiples mosaicos incluye una primera unidad de procesamiento de gráficos (GPU) que tiene una memoria y un controlador de memoria, una segunda unidad de procesamiento de gráficos (GPU) que tiene una memoria y una estructura de GPU cruzada para acoplar comunicativamente la primera y segunda GPU. El controlador de memoria está configurado para determinar si se producen accesos frecuentes a la memoria entre mosaicos desde la primera GPU a la memoria de la segunda GPU en la configuración de múltiples GPU y para enviar un mensaje para iniciar un mecanismo de transferencia de datos cuando se producen accesos frecuentes a la memoria entre mosaicos desde la primera GPU a la memoria de la segunda GPU. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：BR112021016138A2

公开(公告)日：2022-01-04

申请号：BR112021016138

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK ,  GARG ASHUTOSH ,  FU FANGWEN ,  CHEN JIASHENG ,  RAY JOYDEEP ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  GEORGE VARGHESE ,  RANGANATHAN VASANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: aparelho, método, processador gráfico de propósito geral e sistema de processamento de dados.trata-se de lógica de software, firmware e hardware que fornece técnicas para realizar aritmética em dados esparsos por meio de uma unidade de processamento sistólica. uma modalidade fornece esparsidade com reconhecimento de dados por meio de fluxos de bits compactados. uma modalidade fornece instruções de produto escalar esparsas em bloco. uma modalidade fornece um adaptador em profundidade para um arranjo sistólico.