公开(公告)号：KR1020080067511A

公开(公告)日：2008-07-21

申请号：KR1020070004898

申请日：2007-01-16

Applicant: 삼성전자주식회사

Inventor： 권용재 ,  이동호 ,  정명기 ,  이강욱 ,  강선원 ,  마금희

IPC: H01L23/12

CPC classification number: H01L25/0657 ,  H01L21/6835 ,  H01L21/6836 ,  H01L23/3128 ,  H01L23/481 ,  H01L24/12 ,  H01L24/32 ,  H01L24/33 ,  H01L24/83 ,  H01L24/90 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/68372 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/13009 ,  H01L2224/13099 ,  H01L2224/16145 ,  H01L2224/2919 ,  H01L2224/32145 ,  H01L2224/73204 ,  H01L2224/81193 ,  H01L2224/83856 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0132 ,  H01L2924/014 ,  H01L2924/0665 ,  H01L2924/0781 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2224/05552 ,  H01L2924/00012

Abstract: A stacked semiconductor device package and a manufacturing method thereof are provided to enhance physical and electrical reliability by forming a reliable stacked structure. Each of semiconductor elements includes a plurality of bonding pads disposed on an upper surface thereof, a lower surface opposing the upper surface, through-hole electrodes(122) having lower protrusions, and a first adhesive material layer(130) formed on the upper surface to obtain an upper surface of the same height as the height of the upper surface of the through-hole electrodes. A second adhesive material layer is formed to cover the through-hole electrodes and the first adhesive material layer. The second adhesive material layer is punched by using the protrusions of the through-hole electrodes so that the through-hole electrodes are connected to each other. The first adhesive material layer includes a material to be patterned. The second adhesive material layer includes a material to be punched.

Abstract translation: 提供一种叠层半导体器件封装及其制造方法，通过形成可靠的堆叠结构来提高物理和电气可靠性。 每个半导体元件包括设置在其上表面上的多个接合焊盘，与上表面相对的下表面，具有下突起的通孔电极（122）和形成在上表面上的第一粘合材料层（130） 以获得与通孔电极的上表面的高度相同的高度的上表面。 形成第二粘合材料层以覆盖通孔电极和第一粘合材料层。 通过使用通孔电极的突起来冲压第二粘合材料层，使得通孔电极彼此连接。 第一粘合材料层包括待图案化的材料。 第二粘合材料层包括待冲压的材料。

公开(公告)号：KR1020070112645A

公开(公告)日：2007-11-27

申请号：KR1020060045801

申请日：2006-05-22

Applicant: 삼성전자주식회사

Inventor： 권용재 ,  이동호 ,  이강욱 ,  한성일 ,  마금희

IPC: H01L23/12

CPC classification number: H01L21/76898 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/05009 ,  H01L2224/06181 ,  H01L2224/13009 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16147 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06555 ,  H01L2924/01327 ,  H01L2924/15311 ,  H01L2924/00

Abstract: A semiconductor package having an anchor type coupling structure and a manufacturing method thereof are provided to improve connection reliability by contacting directly a plug structure to an oxidation-preventing metal pattern of a different package unit in a socket region. A plurality of semiconductor chips are manufactured. A plug structure(199) is formed, and the plug structure penetrates the semiconductor chip and defines a recessed socket region from the one surface of the semiconductor chip, and then is protruded to the other surface. The plug structure is connected directly to the inner sidewall of the socket region by inserting the plug structure into the socket region of the other semiconductor chip.

Abstract translation: 提供具有锚式耦合结构的半导体封装及其制造方法，以通过直接将插头结构与插座区域中的不同封装单元的防氧化金属图案直接接触来提高连接可靠性。 制造多个半导体芯片。 形成插头结构（199），并且插头结构穿透半导体芯片并且从半导体芯片的一个表面限定凹入的插座区域，然后突出到另一个表面。 插头结构通过将插头结构插入到另一半导体芯片的插座区域中直接连接到插座区域的内侧壁。

公开(公告)号：KR1020060081202A

公开(公告)日：2006-07-12

申请号：KR1020050001684

申请日：2005-01-07

Applicant: 삼성전자주식회사

Inventor： 권용재 ,  이강욱 ,  김구성 ,  마금희 ,  한성일 ,  장동현 ,  강석채

IPC: H01L27/146

CPC classification number: H01L27/14618 ,  H01L27/1464 ,  H01L27/14685 ,  H01L2224/48091 ,  H04N5/2257 ,  H01L2924/00014

Abstract: 본 발명은 보호판이 부착된 이미지 센서 칩과 그의 제조 방법에 관한 것으로, 웨이퍼 레벨에서 이미지 센서 칩의 마이크로 렌즈의 오염을 막을 수 있고, 이미지 센서 칩과 플랙서블 기판 사이의 전기적 연결 통로 길이를 최소화하기 위해서, 본 발명은 활성면의 가장자리 둘레에 칩 패드가 형성되어 있고, 상기 칩 패드 안쪽의 영역에 마이크로 렌즈가 형성된 이미지 센서 칩과; 상기 마이크로 렌즈를 덮도록 상기 활성면에 부착되며, 상기 활성면과 마주보는 면에 상기 칩 패드와 상기 마이크로 렌즈 사이의 영역에 대응되게 감광성 접착 패턴이 형성된 투명한 보호판;을 포함하며, 상기 이미지 센서 칩은, 상기 활성면에 반대되는 후면을 통하여 상기 칩 패드에 접속되는 금속 플러그와; 상기 후면에 노출된 금속 플러그에 형성된 솔더 볼;을 더 포함하는 것을 특징으로 하는 보호판이 부착된 이미지 센서 칩과 그의 제조 방법을 제공한다.
이미지 센서, 촬상, 감광, 접착제, 웨이퍼 레벨

公开(公告)号：KR100541396B1

公开(公告)日：2006-01-11

申请号：KR1020030073864

申请日：2003-10-22

Applicant: 삼성전자주식회사

Inventor： 마금희 ,  정세영 ,  장동현 ,  김구성

IPC: H01L23/50

CPC classification number: H01L24/12 ,  H01L24/11 ,  H01L2224/05022 ,  H01L2224/05027 ,  H01L2224/0508 ,  H01L2224/05124 ,  H01L2224/05166 ,  H01L2224/05171 ,  H01L2224/05572 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/1147 ,  H01L2224/13076 ,  H01L2224/13078 ,  H01L2224/13099 ,  H01L2224/131 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2924/00014

Abstract: 본 발명은 3차원 UBM을 포함하는 솔더 범프 구조의 형성 방법에 관한 것으로서, 솔더 범프의 크랙을 감소시키면서 미세 피치에도 적용이 가능하고 공정이 단순화된 범프 구조 형성 방법에 관한 것이다. 본 발명에 따르면, 포지티브 포토레지스트를 1차 노광하고 현상하여 제1 개구부를 형성하고, 제1 개구부 안에 돌기부를 만들기 위한 금속층을 형성하며, 다시 포토레지스트를 2차 노광하고 현상하여 제2 개구부를 형성한 후, 제2 개구부 안에 솔더층을 형성한다. 솔더 범프는 포토레지스트 제거 후 솔더층의 리플로우를 통하여 형성되며, 돌기부가 UBM층의 표면으로부터 위쪽으로 돌출되어 솔더 범프 내부에 묻힌다.
플립 칩 패키지(flip chip package), 웨이퍼 레벨 패키지(wafer level package), 솔더 범프 크랙(solder bump crack), 3차원 하부 범프 금속층(3D UBM), 포지티브 포토레지스트(positive photoresist), 이중 노광(dual exposure)

公开(公告)号：KR1020150094135A

公开(公告)日：2015-08-19

申请号：KR1020140015047

申请日：2014-02-10

Applicant: 삼성전자주식회사

Inventor： 김지황 ,  마금희 ,  조태제

IPC: H01L23/12 ,  H01L23/28

CPC classification number: H01L24/81 ,  H01L21/561 ,  H01L21/563 ,  H01L23/3128 ,  H01L23/36 ,  H01L23/3677 ,  H01L23/4334 ,  H01L23/49816 ,  H01L24/17 ,  H01L24/19 ,  H01L24/20 ,  H01L24/97 ,  H01L25/0657 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/16147 ,  H01L2224/16237 ,  H01L2224/17181 ,  H01L2224/73204 ,  H01L2224/73259 ,  H01L2224/81801 ,  H01L2224/81986 ,  H01L2224/9202 ,  H01L2224/92224 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06589 ,  H01L2924/12042 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2924/014 ,  H01L2224/11 ,  H01L2924/00014 ,  H01L2224/81

Abstract: 적층 칩 패키지가 개시된다. 적층 칩 패키지는 방열판, 방열판에 결합된 제2 집적회로 칩, 제2 집적회로 칩보다 작은 두께를 갖고 제2 집적회로 칩과 전기적으로 연결되도록 제2 집적회로 칩에 결합되는 제1 집적회로 칩 및 제1 및 제2 집적회로 칩을 방열판에 고정하고 외부로부터 밀봉하는 몰드(mold)를 구비하는 칩 적층 구조물과 칩 적층 구조물이 실장되어 서로 전기적으로 연결되는 회로기판을 구비한다. 칩 적층 구조물과 회로기판 사이의 이격공간을 매립하고 상기 몰드의 측부와 연결되는 측부를 구비하는 언더 필(under fill)이 제공된다. 회로기판의 비틀림(warpage)을 억제하여 집적회로 칩과 회로기판의 접촉불량을 방지한다.

Abstract translation: 公开了一种多层芯片封装。 多层芯片封装包括：芯片层状结构，包括绝热板，与绝热板组合的第二集成电路芯片，第一集成电路芯片，其厚度比第二集成电路芯片薄，并与 与第二集成电路芯片电连接的第二集成电路芯片，以及将第一和第二集成电路芯片固定在绝热板上并将其密封的模具; 以及安装芯片层叠结构并与芯片层叠结构电连接的电路板。 一种下填充物，其包括能够填充芯片层状结构和电路板之间的分离空间并与模具的侧单元连接的侧单元。 可以通过抑制电路板的翘曲来防止集成电路芯片与电路板之间的接触故障。

公开(公告)号：KR1020150000064A

公开(公告)日：2015-01-02

申请号：KR1020130071775

申请日：2013-06-21

Applicant: 삼성전자주식회사

Inventor： 정현수 ,  마금희 ,  이인영 ,  조문기 ,  조차제 ,  조태제

IPC: H01L23/48 ,  H01L23/12

CPC classification number: H01L21/561 ,  H01L21/6836 ,  H01L23/3128 ,  H01L23/3135 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/81 ,  H01L24/92 ,  H01L24/94 ,  H01L24/97 ,  H01L25/03 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/0345 ,  H01L2224/03462 ,  H01L2224/0401 ,  H01L2224/05009 ,  H01L2224/05548 ,  H01L2224/05568 ,  H01L2224/0557 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/119 ,  H01L2224/13017 ,  H01L2224/13018 ,  H01L2224/13022 ,  H01L2224/13082 ,  H01L2224/16146 ,  H01L2224/16148 ,  H01L2224/16225 ,  H01L2224/17051 ,  H01L2224/17181 ,  H01L2224/32145 ,  H01L2224/4824 ,  H01L2224/73204 ,  H01L2224/73257 ,  H01L2224/81005 ,  H01L2224/81007 ,  H01L2224/92 ,  H01L2224/92227 ,  H01L2224/94 ,  H01L2224/97 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2924/00014 ,  H01L2924/12042 ,  H01L2924/18161 ,  H01L2224/81 ,  H01L2224/11 ,  H01L2224/03 ,  H01L21/568 ,  H01L21/78 ,  H01L2224/1191 ,  H01L2924/00 ,  H01L2224/13099 ,  H01L2924/00012

Abstract: 본 발명은 관통전극을 갖는 반도체 패키지 및 그 제조방법에 관한 것으로, 제1 회로층을 갖는 제1 기판을 제공하고, 상기 제1 기판의 전면 상에 전면 몰드층을 형성하고, 상기 제1 기판의 후면을 연마하고, 상기 제1 기판을 관통하여 상기 제1 회로층에 전기적으로 연결되는 제1 관통전극을 형성하고, 상기 제1 기판의 후면 상에 상기 제1 관통전극과 전기적으로 연결되는 제2 회로층을 갖는 제2 기판을 제공하고, 상기 제1 기판의 후면 상에 상기 제2 기판을 몰딩하는 후면 몰드층을 형성하고, 그리고 상기 전면 몰드층을 제거하는 것을 포함한다.

Abstract translation: 本发明涉及能够提高生产率的包括贯通电极及其制造方法的半导体封装。 包括根据本发明的通孔的半导体封装的制造方法包括以下步骤：提供包括第一电路层的第一衬底; 在所述第一基板的前侧形成前模层; 抛光第一基板的后部; 形成通过所述第一基板与所述第一贯通电极电连接的第一贯通电极; 提供第二基板，其包括电连接到所述第一基板的后部上的所述第一贯通电极的第二电路层; 形成后模层以在所述第一基板的后侧上模制所述第二基板; 并移除前模层。

公开(公告)号：KR1020100109241A

公开(公告)日：2010-10-08

申请号：KR1020090027755

申请日：2009-03-31

Applicant: 삼성전자주식회사

Inventor： 김평완 ,  윤민승 ,  김남석 ,  마금희

IPC: H01L23/12 ,  H01L23/48

CPC classification number: H01L23/3114 ,  H01L21/561 ,  H01L21/565 ,  H01L21/568 ,  H01L21/76898 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/81 ,  H01L24/92 ,  H01L24/94 ,  H01L24/95 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/05599 ,  H01L2224/0603 ,  H01L2224/13009 ,  H01L2224/13021 ,  H01L2224/13022 ,  H01L2224/13025 ,  H01L2224/13124 ,  H01L2224/13147 ,  H01L2224/1403 ,  H01L2224/81001 ,  H01L2224/81801 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2924/00013 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/30105 ,  H01L2224/03 ,  H01L2224/11 ,  H01L2224/13099

Abstract: PURPOSE: A chip stack package and a fabrication method thereof are provided to prevent a fault due to the defect of a PCB by preventing the deterioration of moisture absorption rate of the PCB. CONSTITUTION: In a stacked chip package and a manufacturing method thereof, a base chip(120), a connection terminal, and an outside encapsulating material are included therein. The base chip has a base through via electrode, a base chip pad, and a base encapsulating material(116). The connecting terminal is protruded from the base encapsulating material while being connected to the base through via electrode and the base chip pad. The outside encapsulating material surrounds the outside of the base chip and the stacked chips.

Abstract translation: 目的：提供一种芯片堆叠封装及其制造方法，以通过防止PCB的吸湿率的劣化来防止PCB缺陷导致的故障。 构成：在堆叠式芯片封装及其制造方法中，包括基片（120），连接端子和外封装材料。 基底芯片具有通孔通孔的基底，基底片衬垫和基底封装材料（116）。 连接端子从基底封装材料突出，同时通过通孔电极和基底芯片焊盘与底座连接。 外部封装材料围绕基底芯片的外部和堆叠的芯片。

公开(公告)号：KR1020100043767A

公开(公告)日：2010-04-29

申请号：KR1020080102948

申请日：2008-10-21

Applicant: 삼성전자주식회사

Inventor： 황선관 ,  이의형 ,  윤민승 ,  마금희

IPC: H01L23/12 ,  H01L23/48 ,  H01L23/045

CPC classification number: H01L2224/13 ,  H01L2924/01029 ,  H01L2924/01047 ,  H01L2924/014

Abstract: 적층패키지는제1 반도체칩, 범프및 제2 반도체칩을포함한다. 상기제1 반도체칩은개구를갖는기판및 상기개구를채우면서상부에리세스를갖는플러그를구비한다. 상기범프는상기리세스내에형성된다. 상기제2 반도체칩은상기제1 반도체칩 상에적층되며상기범프에의해상기제1 반도체칩과전기적으로연결된다.

Abstract translation: 目的：提供堆叠封装及其制造方法，以通过相邻插塞之间的绝缘来提高封装的结可靠性。 构成：第一半导体芯片包括其中形成有开口（30）的基板和插头（40）。 插头填满开口。 在插头的上侧形成有凹部（42）。 在凹部中形成凸块。 第二半导体芯片堆叠在第一半导体芯片上。 第一半导体芯片和第二半导体芯片通过凸块电连接。

公开(公告)号：KR100880242B1

公开(公告)日：2009-01-28

申请号：KR1020070004898

申请日：2007-01-16

Applicant: 삼성전자주식회사

Inventor： 권용재 ,  이동호 ,  정명기 ,  이강욱 ,  강선원 ,  마금희

IPC: H01L23/12

CPC classification number: H01L25/0657 ,  H01L21/6835 ,  H01L21/6836 ,  H01L23/3128 ,  H01L23/481 ,  H01L24/12 ,  H01L24/32 ,  H01L24/33 ,  H01L24/83 ,  H01L24/90 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/68372 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/13009 ,  H01L2224/13099 ,  H01L2224/16145 ,  H01L2224/2919 ,  H01L2224/32145 ,  H01L2224/73204 ,  H01L2224/81193 ,  H01L2224/83856 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/0132 ,  H01L2924/014 ,  H01L2924/0665 ,  H01L2924/0781 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/00 ,  H01L2224/05552 ,  H01L2924/00012

Abstract: 본 발명은 반도체 소자 패키지를 제공한다. 이 패키지는 본딩 패드들이 배치된 상부면, 상부면에 대향하는 하부면 및 본딩 패드들에 대응되게 연결되면서 하부면으로 돌출된 부위를 갖는 관통 전극들을 포함하되, 관통 전극들에 의해 서로 전기적으로 연결되는 적층된 반도체 소자들, 적층된 반도체 소자들 사이에 제공되되, 관통 전극들이 노출되게 동일한 높이를 갖는 형성된 제 1 접착 물질막들, 및 적층된 반도체 소자들 사이에 제공되되, 관통 전극들 및 제 1 접착 물질막을 덮는 제 2 접착 물질막들, 및 적층된 반도체 소자들이 실장되고 본딩 전극들을 갖는 상부면 및 상부면에 대향하는 하부면을 갖는 인쇄 회로 기판, 및 적층된 반도체 소자들과 인쇄 회로 기판의 상부면 사이에 제공된 실장용 접착 물질막을 포함한다. 제 1 접착 물질막은 패터닝 가능한 물질을 포함하고, 제 2 접착 물질막은 천공이 가능한 물질을 포함하는 것을 특징으로 한다.
패키지, 적층, 관통 전극

公开(公告)号：KR1020080000901A

公开(公告)日：2008-01-03

申请号：KR1020060058780

申请日：2006-06-28

Applicant: 삼성전자주식회사

Inventor： 마금희

IPC: H01L23/12

CPC classification number: H01L21/76898 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/05001 ,  H01L2224/05009 ,  H01L2224/05025 ,  H01L2224/05124 ,  H01L2224/05166 ,  H01L2224/05169 ,  H01L2224/05184 ,  H01L2224/05186 ,  H01L2224/0557 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05684 ,  H01L2224/13025 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01322 ,  H01L2924/04941 ,  H01L2924/3011 ,  H01L2924/00014 ,  H01L2924/01074 ,  H01L2924/01014 ,  H01L2924/013

Abstract: A stack-type wafer level package, a manufacturing method thereof, and a wafer level stack package and a manufacturing method thereof are provided to improve the productivity and reliability by protruding a penetrating electrode through a single process. A through-hole is formed in a semiconductor chip(210). A conductive pattern(250) consists of a conductive trace(252) formed on the semiconductor chip and electrically connected to the semiconductor chip, and a conductive pad(254) extending from the conductive trace through the through-hole. A conductive bump(260) is formed on the conductive trace at a position corresponding to an upper portion of the conductive pad. The conductive pad has a lower end which is flush with a bottom surface of the semiconductor chip.

Abstract translation: 提供堆叠型晶片级封装，其制造方法和晶片级堆叠封装及其制造方法，以通过单一工艺突出穿透电极来提高生产率和可靠性。 在半导体芯片（210）中形成通孔。 导电图案（250）由形成在半导体芯片上并电连接到半导体芯片的导电迹线（252）和从导电迹线延伸穿过通孔的导电焊盘（254）组成。 导电凸块（260）在对应于导电垫的上部的位置上形成在导电迹线上。 导电焊盘具有与半导体芯片的底表面齐平的下端。