公开(公告)号：KR1020130109822A

公开(公告)日：2013-10-08

申请号：KR1020120031872

申请日：2012-03-28

Applicant: 삼성전자주식회사

Inventor： 박준수 ,  윤국한 ,  김준 ,  김철홍 ,  남석우

IPC: H01L21/027

CPC classification number: H01L21/3083 ,  H01L21/0331 ,  H01L21/0337 ,  H01L21/31144 ,  H01L27/10817 ,  H01L27/10891 ,  H01L27/11556 ,  H01L27/24 ,  H01L28/91 ,  H01L21/0274

Abstract: PURPOSE: A method of forming fine patterns of a semiconductor device forms highly integrated semiconductor devices by forming fine patterns arranged in a zigzag using line and space patterns. CONSTITUTION: A first hard mask pattern (41) extended in a first direction is formed on a lower film (20). A second hard mask pattern (61) filled in gaps between the first hard mask patterns is formed. A first mask pattern extended in a second direction perpendicular to the first direction is formed on the first and second hard mask patterns. First openings are formed by etching the first hard mask patterns. A second mask pattern (70) is filled in the first openings and is extended in the second direction. Second openings arranged in the oblique direction from the first openings are formed by etching the second hard mask patterns.

Abstract translation: 目的：通过使用线和空间图案形成以Z字形布置的精细图案，形成半导体器件的精细图案的方法形成高度集成的半导体器件。 构成：在下膜（20）上形成有沿第一方向延伸的第一硬掩模图案（41）。 形成填充在第一硬掩模图案之间的间隙中的第二硬掩模图案（61）。 在第一和第二硬掩模图案上形成沿垂直于第一方向的第二方向延伸的第一掩模图案。 通过蚀刻第一硬掩模图案形成第一开口。 第二掩模图案（70）填充在第一开口中并沿第二方向延伸。 通过蚀刻第二硬掩模图案形成从第一开口沿倾斜方向布置的第二开口。

公开(公告)号：KR1020080066413A

公开(公告)日：2008-07-16

申请号：KR1020070003845

申请日：2007-01-12

Applicant: 삼성전자주식회사

Inventor： 강현재 ,  박준수 ,  최성원 ,  조한구 ,  여기성 ,  함부현

IPC: H01L21/027

CPC classification number: G03F9/708 ,  G03F7/70633 ,  G03F9/7076 ,  H01L23/544 ,  H01L2223/54426

Abstract: An alignment and an overlay key structure of a semiconductor device and a forming method of the same are provided to obtain high reliability by stabilizing a manufacturing process. A semiconductor substrate(110) includes a first alignment key region(A) and a second alignment key region(B). A plurality of first alignment keys(113) are provided in the first alignment key region. An anti-growth layer(115a) is formed to cover the first alignment key region including the first alignment keys. An isolation layer pattern(114b) is provided in the second alignment key region. A plurality of second alignment keys(115b) are formed on the isolation layer pattern. The anti-growth layer includes polysilicon. The isolation layer pattern is formed to define a plurality of first dummy alignment keys.

Abstract translation: 提供半导体器件的对准和覆盖键结构及其形成方法，以通过稳定制造工艺来获得高可靠性。 半导体衬底（110）包括第一对准键区（A）和第二对准键区（B）。 多个第一对准键（113）设置在第一对准键区域中。 形成防生长层（115a）以覆盖包括第一对准键的第一对准键区域。 隔离层图案（114b）设置在第二对准键区域中。 多个第二对准键（115b）形成在隔离层图案上。 抗生长层包括多晶硅。 形成隔离层图案以限定多个第一虚拟对准键。

公开(公告)号：KR100630667B1

公开(公告)日：2006-10-02

申请号：KR1020000049570

申请日：2000-08-25

Applicant: 삼성전자주식회사

Inventor： 박준수 ,  김인성

IPC: H01L27/108

Abstract: 반도체 장치의 커패시터 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 하부의 도전성 플러그를 노출하는 오프닝(opening)을 가지는 몰드(mold) 절연층을 형성한다. 몰드 절연층 상에 제1하부 전극층, 제1유전층 및 제1상부 전극층을 순차적으로 형성한다. 제1상부 전극층을 방향성 식각하여 오프닝의 측벽에 세워진 형태의 제1상부 전극을 형성한다. 노출되는 제1유전층 상에 제1상부 전극을 덮는 제2유전층을 형성한다. 제2유전층 및 제1유전층을 방향성 식각하여 제1유전층 패턴 및 제2유전층 패턴을 형성한다. 제2유전층 패턴에 의해서 노출되는 제1하부 전극층 상에 제2하부 전극층, 제3유전층 및 제2상부 전극층을 형성한다. 제2상부 전극층 및 하부의 제3유전층, 제2 및 제1하부 전극층을 몰드 절연층의 상측 표면이 노출되도록 연마하여, 오프닝의 측벽에 세워진 제2상부 전극, 제3유전층 패턴, 제2 및 제1하부 전극을 형성한다. 노출되는 제2 및 제1하부 전극의 세워진 말단부를 선택적으로 식각하여 홈을 형성하고, 홈을 채우는 절연층을 형성한다. 절연층에 의해서 노출되는 제1 및 제2상부 전극에 전기적으로 연결되는 제3상부 전극을 형성한다.

公开(公告)号：KR1020040035987A

公开(公告)日：2004-04-30

申请号：KR1020020062371

申请日：2002-10-14

Applicant: 삼성전자주식회사

Inventor： 박준수

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a semiconductor device having a hard mask layer is provided to be capable of simplifying its formation processes. CONSTITUTION: An interlayer dielectric(102) is formed on the entire surface of a semiconductor substrate(101). A conductive hard mask layer is formed on the interlayer dielectric. At this time, the conductive hard mask layer has an etching selectivity ratio for the interlayer dielectric. A contact hole(108a) is formed by sequentially patterning the conductive hard mask and the interlayer dielectric for exposing the predetermined portion of the semiconductor substrate. An upper conductive layer is formed on the entire surface of the resultant structure for filling the contact hole. Preferably, a lower conductive pattern is formed on the semiconductor substrate before the interlayer dielectric forming process.

Abstract translation: 目的：提供一种形成具有硬掩模层的半导体器件的方法，以能够简化其形成过程。 构成：在半导体衬底（101）的整个表面上形成层间电介质（102）。 在层间电介质上形成导电硬掩模层。 此时，导电性硬掩模层具有层间电介质的蚀刻选择率。 通过依次构图导电硬掩模和层间电介质形成接触孔（108a），以暴露半导体衬底的预定部分。 在用于填充接触孔的所得结构的整个表面上形成上导电层。 优选地，在层间电介质形成工艺之前，在半导体衬底上形成下导电图案。

公开(公告)号：KR100416618B1

公开(公告)日：2004-02-05

申请号：KR1020020016820

申请日：2002-03-27

Applicant: 삼성전자주식회사

Inventor： 박준수 ,  박창민

IPC: H01L21/027

CPC classification number: G03F7/70633 ,  G03F7/70433 ,  G03F7/70466

Abstract: Multi-exposure lithography systems are provided for improved overlay accuracy. In one aspect, a method for multi-exposure lithography operates by determining overlay parameters corresponding to each of a plurality of sub-layouts, inputting the overlay parameters into an exposure system, exposing each sub-layout to photoresist on a wafer by using the exposure system, wherein prior to the exposure process for a given sub-layout, a correction process is performed for the sub-layout using a corresponding overlay parameter to correct an overlay of the sub-layout, and developing the exposed photoresist after exposing all of the sub-layouts.

Abstract translation: 提供多曝光光刻系统以提高覆盖精度。 在一个方面，用于多曝光光刻的方法通过以下操作：通过确定与多个子布局中的每一个相对应的叠加参数，将叠加参数输入到曝光系统中，通过使用曝光将每个子布局暴露于晶片上的光致抗蚀剂 系统，其中在针对给定子布局的曝光处理之前，使用相应的覆盖参数对子布局执行校正处理，以校正子布局的重叠，并且在曝光所有的 子布局。

公开(公告)号：KR1020010081504A

公开(公告)日：2001-08-29

申请号：KR1020000007124

申请日：2000-02-15

Applicant: 삼성전자주식회사

Inventor： 김인성 ,  박준수

IPC: H01L21/66

Abstract: PURPOSE: A semiconductor device comprising a multi-layered overlay key is provided, which can measure a misalign between multi-layered thin films accurately and can reduce a misalignment measurement time between the thin films. CONSTITUTION: An overlay key(10) includes the first layer overlay key mother rule(12) formed by including a concave part lower than a top surface of the first layer on the first layer on a semiconductor substrate. The concave part constituting the first layer overlay key mother rule is formed by a trench whose cross-section is a box type. The overlay key also includes the second layer overlay key mother rule(14) formed in the trench. The second layer overlay key mother rule comprises the second layer formed on the first layer, and is formed to have an indentation as small as possible with the first layer overlay key mother rule, and also comprises a convex pattern whose cross-section is a box type.

Abstract translation: 目的：提供一种包括多层覆盖键的半导体器件，其可以精确地测量多层薄膜之间的不对准并且可以减少薄膜之间的未对准测量时间。 构成：覆盖键（10）包括通过在半导体衬底上的第一层上包括比第一层的顶表面低的凹部形成的第一层覆盖键母规（12）。 构成第一层覆盖键母规则的凹部由横截面为箱型的沟槽形成。 覆盖键还包括形成在沟槽中的第二层覆盖键母体规则（14）。 第二层覆盖键母规则包括形成在第一层上的第二层，并且形成为具有尽可能小的第一层覆盖键母规则的缩进，并且还包括其横截面为盒的凸形图案 类型。

公开(公告)号：KR100289748B1

公开(公告)日：2001-05-15

申请号：KR1019980031389

申请日：1998-08-01

Applicant: 삼성전자주식회사

Inventor： 김시정 ,  백철 ,  박준수

IPC: H01L21/288

Abstract: 본 발명은 웨이퍼 홀더의 양면에 각각 웨이퍼를 고정하여 도금함으로써 도금능력의 향상을 유도할 수 있도록 하는 도금장치의 웨이퍼 홀더에 관한 것으로, 이는 양면 중앙에 웨이퍼를 고정하기 위한 안착홈이 형성되고 상단에 전극판이 고정된 중앙판과, 상기 중앙판의 하단에 힌지 결합되어 개폐되며 웨이퍼의 일면이 노출되도록 중앙에 도금홀이 형성된 두 개의 고정판과, 상기 각 고정판의 외측면에 고정 설치되어 전극판과 웨이퍼를 연결하게 되는 전극핀과, 그리고 상기 중앙판의 상단 중앙에 설치되어 닫혀진 고정판을 고정하게 되는 고정판 걸쇠로 구성되어서 도금장치의 도금 능력향상에 기여할 수 있는 것이다.

公开(公告)号：KR2020000012763U

公开(公告)日：2000-07-15

申请号：KR2019980025825

申请日：1998-12-21

Applicant: 삼성전자주식회사

Inventor： 박준수 ,  김시정

IPC: H01L21/00

Abstract: 본 고안은 포토레지스트 비드 제거 장치에 관한 것으로, 한번의 공정으로 웨이퍼의 가장자리 둘레에 형성된 포토레지스트 비드를 제거할 수 있으며, 복수개의 웨이퍼를 웨이퍼 케리어에 적재한 상태에서 포토레지스트 비드를 제거하는 공정을 진행하기 위하여, 본 고안은 웨이퍼 케리어에 적재된 복수개의 웨이퍼 상에 형성된 포토레지스트 비드를 제거하는 포토레지스트 비드 제거 장치로서, 상기 포토레지스트 비드를 제거하는 희석액을 공급하는 희석액 공급부와; 상기 희석액 공급부에서 공급되는 희석액을 담을 수 있는 용액조; 및 상기 용액조의 내부에 소정의 간격을 두고 나란히 설치되는 롤러;를 포함하며, 적어도 상기 롤러가 잠길 수 있도록 상기 희석액 공급부는 희석액을 상기 용액조에 공급하고, 상기 웨이퍼 케리어 내의 웨이퍼들이 상기 롤러 상에 안착될 수 있도록 상기 웨이퍼 케리어를 상기 용액조에 정렬하여 담군 상태에서, 상기 롤러의 회전 운동으로 상기 웨이퍼를 회전시켜 상기 웨이퍼의 플랫존을 포함한 가장자리 부분을 상기 희석액에 담구어 상기 포토레지스트 비드를 제거하는 것을 특징으로 하는 포토레지스트 비드 제거 장치를 제공한다.

公开(公告)号：KR1019990081293A

公开(公告)日：1999-11-15

申请号：KR1019980015142

申请日：1998-04-28

Applicant: 삼성전자주식회사

Inventor： 이중현 ,  박준수

IPC: H01L21/027

Abstract: 미세 패턴 형성 단계를 전공정으로 수반하는 반도체 장치의 패턴 형성 방법을 개시한다. 본 발명의 일 관점은 반도체 기판 상에 물질막을 형성한다. 물질막 상에 반사 방지막을 형성한다. 다음에, 반사 방지막 상에 포토레지스트 패턴을 형성한다. 이어서, 포토레지스트 패턴을 마스크로 물질막을 패터닝하여 미세 패턴부를 가지는 물질막 패턴을 형성한다. 반사 방지막을 패터닝하여 미세 패턴부를 제외한 물질막 패턴의 일부를 노출하는 반사 방지막 패턴을 형성한다. 반사 방지막 패턴 및 노출되는 물질막 패턴의 일부를 덮는 절연막을 형성한다. 절연막을 평탄화한다. 평탄화된 절연막 및 물질막 패턴을 순차적으로 패터닝한다. 제1항에 있어서, 평탄화하는 단계는 에치 백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing) 방법으로 수행된다.

公开(公告)号：KR1019990069739A

公开(公告)日：1999-09-06

申请号：KR1019980004181

申请日：1998-02-12

Applicant: 삼성전자주식회사

Inventor： 손창진 ,  박준수

IPC: H01L21/027

Abstract: 본 발명은 고립 패턴 형성용 마스크 패턴 및 그 제조방법과 상기 마스크 패턴을 이용한 고립 패턴 형성방법에 관한 것이다. 본 발명에 의한 고립 패턴 형성용 마스크 패턴은 형성하고자 하는 고립 패턴, 예컨대 콘택홀 또는 다른 패턴과 멀리 이격되어 있는 라인/스페이서에 대응하는 투광영역의 둘레에 입사 광을 회절시키는 보조 투광영역이 대칭적으로 구비되어 있다. 이와 같은 마스크 패턴을 고립 패턴 형성에 사용하는 경우, 상기 보조 투광영역에 의해 입사광이 회절되므로 상기 마스크 패턴을 통과한 광의 세기 분포가 주기 반복형 패턴을 형성할 때와 대등한 수준으로 향상되어 해상도 및 초점 심도가 향상된다. 따라서 본 발명에 의한 마스크 패턴을 이용할 경우, 양호한 프로화일을 갖는 고립 패턴을 형성할 수 있다.