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    재배선 구조를 포함하는 반도체 소자 및 그 형성 방법
    21.
    发明授权
    재배선 구조를 포함하는 반도체 소자 및 그 형성 방법 有权
    包括重新分配线结构的半导体器件及其制造方法

    公开(公告)号：KR100858242B1

    公开(公告)日：2008-09-12

    申请号：KR1020070033394

    申请日：2007-04-04

    Applicant: 삼성전자주식회사

    Inventor： 백승덕 ,  강선원 ,  정현수

    IPC: H01L23/12

    CPC classification number: H01L23/525 ,  H01L23/16 ,  H01L23/3114 ,  H01L23/3192 ,  H01L23/562 ,  H01L24/02 ,  H01L2224/02233 ,  H01L2924/01006 ,  H01L2924/01014 ,  H01L2924/01033 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/014 ,  H01L2924/05042 ,  H01L2924/181 ,  H01L2924/00

    Abstract: A semiconductor device including a re-wiring structure and a forming method thereof are provided to minimize warpage of a wafer due to a thermal expansion coefficient difference between a wafer and multi-insulating layer patterns. A semiconductor chip(210) includes an active surface on which pads are arranged. A protective layer pattern(214) is formed to cover the active surface of the semiconductor chip and to expose the pads. A first insulating layer pattern(216) is arranged on the protective layer pattern. A second insulating layer pattern(218) is arranged on the first insulating layer pattern. A plurality of re-wiring patterns(220) are electrically connected to the pads and are extended to the second insulating layer pattern. The second insulating layer pattern is locally arranged on the first insulating layer pattern around a lower part of the re-wiring patterns.

    Abstract translation: 提供了包括重新布线结构及其形成方法的半导体器件，以使由于晶片和多层绝缘层图案之间的热膨胀系数差导致的晶片翘曲最小化。 半导体芯片（210）包括其上布置有焊盘的有源表面。 形成保护层图案（214）以覆盖半导体芯片的有源表面并露出焊盘。 第一绝缘层图案（216）布置在保护层图案上。 在第一绝缘层图案上布置有第二绝缘层图案（218）。 多个重新布线图案（220）电连接到焊盘并延伸到第二绝缘层图案。 第二绝缘层图案在重新布线图案的下部周围局部布置在第一绝缘层图案上。

    접지 전도체를 포함하는 반도체 패키지
    22.
    发明公开
    접지 전도체를 포함하는 반도체 패키지 无效
    具有接地导体的半导体封装

    公开(公告)号：KR1020080052053A

    公开(公告)日：2008-06-11

    申请号：KR1020060124068

    申请日：2006-12-07

    Applicant: 삼성전자주식회사

    Inventor： 임환식 ,  강선원 ,  백승덕

    IPC: H01L23/48

    CPC classification number: H01L2224/05554 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/49 ,  H01L2224/49175 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19107 ,  H01L2924/3011 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

    Abstract: A semiconductor package including a ground conductor is provided to shorten a signal line path and a return path and reduce loop inductance by additionally installing a ground conductor on the lateral surface of a semiconductor chip and by using the ground conductor as a ground. A substrate(110) is used as a basic frame for fabricating a semiconductor package, made of an insulation material including a printed circuit pattern. A semiconductor chip(120) is mounted on a chip pad formed on the substrate. A ground conductor(130) is formed on the substrate, disposed on the lateral surface of the substrate separated from the semiconductor chip. A signal line pad of the semiconductor chip is connected to a bond finger(112) of the substrate by a first wire(140). A ground pad of the semiconductor chip is connected to the ground conductor by a second wire(142). The ground conductor can be connected to the printed circuit pattern for grounding the substrate by a soldering part.

    Abstract translation: 提供包括接地导体的半导体封装，以通过在半导体芯片的侧表面上另外安装接地导体并且使用接地导体作为接地来缩短信号线路径和返回路径并减小回路电感。 基板（110）用作用于制造半导体封装的基本框架，其由包括印刷电路图案的绝缘材料制成。 半导体芯片（120）安装在形成在基板上的芯片焊盘上。 接地导体（130）形成在基板上，设置在与半导体芯片分离的基板的侧表面上。 半导体芯片的信号线焊盘通过第一线（140）连接到衬底的接合指状物（112）。 半导体芯片的接地焊盘通过第二导线（142）连接到接地导体。 接地导体可以连接到印刷电路图案，以通过焊接部件将基板接地。

    웨이퍼 사이에 형성된 디커플링 커패시터, 그 디커플링커패시터를 포함하는 웨이퍼 스택 패키지, 및 그 패키지제조 방법
    23.
    发明公开
    웨이퍼 사이에 형성된 디커플링 커패시터, 그 디커플링커패시터를 포함하는 웨이퍼 스택 패키지, 및 그 패키지제조 방법 有权
    在WAFERS之间形成的去耦合电容器，包含相同电容器的波形堆叠封装以及制造相同的封装的方法

    公开(公告)号：KR1020080046020A

    公开(公告)日：2008-05-26

    申请号：KR1020060115428

    申请日：2006-11-21

    Applicant: 삼성전자주식회사

    Inventor： 강선원 ,  백승덕

    IPC: H01L23/12

    CPC classification number: H01G4/06 ,  H01G4/1227 ,  H01G4/308 ,  H01L23/50 ,  H01L25/0657 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/15311 ,  H01L2924/00

    Abstract: A de-coupling capacitor formed between wafers, a wafer stack package comprising the same capacitor, and a method of fabricating the same are provided to improve electrical properties by forming the de-coupling capacitor between wafers. A first electrode is formed on the upper side of a first wafer(100a). A second electrode is formed on the lower side of a second wafer(100b). A high-k bonding agent(180) joins the first and second wafers. A de-coupling capacitor is formed between wafers by using the high-k bonding agent as a dielectric material and using the first and second electrodes as two electrodes of the capacitor.

    Abstract translation: 提供了在晶片之间形成的解耦电容器，包括相同电容器的晶片堆叠封装及其制造方法，以通过在晶片之间形成去耦电容器来改善电性能。 第一电极形成在第一晶片（100a）的上侧。 第二电极形成在第二晶片（100b）的下侧。 高k粘合剂（180）连接第一和第二晶片。 通过使用高k粘合剂作为电介质材料并且使用第一和第二电极作为电容器的两个电极，在晶片之间形成解耦电容器。

    웨이퍼 레벨 패키지 및 그 제조 방법
    24.
    发明公开
    웨이퍼 레벨 패키지 및 그 제조 방법 无效
    WAFER LEVEL PACKAGE AND METHOD FOR MANUFACTURING THE SAME

    公开(公告)号：KR1020050059618A

    公开(公告)日：2005-06-21

    申请号：KR1020030091319

    申请日：2003-12-15

    Applicant: 삼성전자주식회사

    Inventor： 백승덕 ,  장동현 ,  김구성 ,  이강욱 ,  정재식

    IPC: H01L23/48

    Abstract: 본 발명은 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로, 웨이퍼 레벨 패키지 제조 중에 고온 공정으로 인하여 반도체 소자의 특성과 수율이 저하되는 문제를 해결하기 위한 것이다. 본 발명은 웨이퍼 레벨 패키지 제조 공정 중 다층의 폴리머층을 형성할 때 칩 윗면의 입출력 패드와 퓨즈 박스를 노출시키고, 이를 이용하여 EDS 테스트와 레이저 수리를 거쳐 수율 저하를 보상한 후에, 노출된 입출력 패드와 퓨즈 박스 위에 밀봉제를 덮는다.

    칩 적층 패키지
    26.
    发明授权
    칩 적층 패키지 有权
    芯片堆栈包

    公开(公告)号：KR101494591B1

    公开(公告)日：2015-02-23

    申请号：KR1020070109698

    申请日：2007-10-30

    Applicant: 삼성전자주식회사

    Inventor： 강선원 ,  백승덕 ,  이종주

    IPC: H01L23/12

    CPC classification number: H01L25/0657 ,  H01L2224/05573 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/15311

    Abstract: 본 발명의 칩 적층 패키지는 접착층을 매개로 하여 적층된 복수개의 칩들과, 상기 복수개의 칩들을 관통하여 상기 칩들을 서로 전기적으로 연결하는 제1 관통 비아 전극과, 상기 복수개의 칩들을 관통하여 상기 칩들을 전기적으로 연결하는 제2 관통 비아 전극을 포함하되, 상기 제1 관통 비아 전극은 파워 공급 관통 비아 전극 및 그라운드 관통 비아 전극중 하나로 구성되고, 상기 제2 관통 비아 전극은 신호 전달 관통 전극으로 구성되고, 상기 제1 관통 비아 전극은 제1 물질로 이루어지고, 상기 제2 관통 비아 전극은 상기 제1 물질과 다른 제2 물질로 구성된다.

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