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公开(公告)号：KR1020050100058A
公开(公告)日：2005-10-18
申请号：KR1020040025225
申请日：2004-04-13
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L21/28273 , H01L21/823437 , H01L29/788
Abstract: 부유게이트의 모양을 변경하는 스플리트 게이트(split-gate)형 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다. 반도체 기판에 드레인영역 및 소스영역이 형성되어 있다. 그리고, 상기 반도체 기판 상면에 형성되어 있고, 적어도 일 측면에 등방성 프로파일을 갖는 부유게이트 전극과 상기 부유게이트 전극의 등방성 프로파일을 따라 일 측에 형성된 스페이서 모양의 인터폴리 절연막이 형성되어 있다. 그리고, 상기 인터폴리 절연막 및 상기 인터폴리 절연막에 인접한 반도체 기판 상면을 덮도록 형성되어 있는 제어게이트 전극을 포함하는 스플리트 게이트형 비휘발성 메모리 소자와 그 형성방법에 관한 것이다. 이로써, 부유게이트에 유기 되는 전압을 상승시켜 반도체 칩 내에서 고용량의 전압 펌프 회로를 형성하는데 필요한 점유면적을 줄이게 되어 고집적화, 고속화 및 저소비전력화를 이루는데 유익하다.
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公开(公告)号：KR1020050020104A
公开(公告)日：2005-03-04
申请号：KR1020030057771
申请日：2003-08-21
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H01L27/11526 , H01L27/105 , H01L27/11539
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to minimize defects due to reduction of a channel length of a word line by controlling the channel length of the word line independent of a thickness of a logic gate electrode. CONSTITUTION: A split gate electrode structure is formed on a memory cell region of a substrate(100) including the memory cell region and a logic region. A silicon oxide layer(132) is formed on the split gate electrode structure and a surface of the substrate(100). A word line(150) is formed on both sides of the split gate electrode structure on which the silicon oxide layer is formed. A bottom side of the word line(150) is projected relatively to the lateral direction in comparison with a top aide of the word line(150). A logic gate pattern is formed on the logic region of the substrate(100). The logic gate pattern has a thickness thinner than a length of a channel of the word line(150).
Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过独立于逻辑栅电极的厚度来控制字线的沟道长度来最小化由于字线的沟道长度的减小引起的缺陷。 构成：在包括存储单元区域和逻辑区域的衬底（100）的存储单元区域上形成分离栅电极结构。 在分割栅电极结构和基板（100）的表面上形成氧化硅层（132）。 在形成有氧化硅层的分割栅电极结构的两面上形成字线（150）。 与字线（150）的顶侧相比，字线（150）的底侧相对于横向方向投影。 在基板（100）的逻辑区域上形成逻辑门图案。 逻辑门图案具有比字线（150）的通道的长度更薄的厚度。
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公开(公告)号：KR1020020061072A
公开(公告)日：2002-07-22
申请号：KR1020010001895
申请日：2001-01-12
Applicant: 삼성전자주식회사
IPC: H01L21/334
Abstract: PURPOSE: A method for forming a MOS(Metal Oxide Semiconductor) transistor is provided to form a thin and stable gate oxide film by forming an oxide layer within a semiconductor substrate and forming the gate of the same height as the injection depth. CONSTITUTION: An oxygen ion layer is formed by injecting the oxygen into the substrate(100) at the first depth. The oxygen ion layer is converted into the oxide layer(115) by the heat treatment. A mask pattern(145) is formed on the stress buffer film(130) by etching the nitride film. A gate stress buffer film, a gate and the gate oxide film are formed by etching the first depth substrate and the oxide layer. The buffer layer is formed on a gate sidewall and the exposed substrate by oxidizing the substrate. A low concentration impurity region is formed by inserting the low concentration impurity ion. After removing the gate stress buffer film and the mask pattern, a nitride film is deposited and dry-etched, and then the spacer is formed on the gate sidewall. The high concentration impurity region is formed within the substrate by the high concentration ion injection.
Abstract translation: 目的：提供一种用于形成MOS（金属氧化物半导体）晶体管的方法，通过在半导体衬底内形成氧化物层并形成与注入深度相同高度的栅极，形成薄且稳定的栅极氧化膜。 构成：通过在第一深度将氧气注入基底（100）形成氧离子层。 通过热处理将氧离子层转换成氧化物层（115）。 通过蚀刻氮化物膜，在应力缓冲膜（130）上形成掩模图案（145）。 通过蚀刻第一深度衬底和氧化物层来形成栅极应力缓冲膜，栅极和栅极氧化物膜。 通过氧化衬底，在栅极侧壁和暴露的衬底上形成缓冲层。 通过插入低浓度杂质离子形成低浓度杂质区。 在去除栅极应力缓冲膜和掩模图案之后，沉积并干蚀刻氮化物膜，然后在栅极侧壁上形成间隔物。 通过高浓度离子注入在衬底内形成高浓度杂质区。
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公开(公告)号：KR1020080026859A
公开(公告)日：2008-03-26
申请号：KR1020060091960
申请日：2006-09-21
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/11521 , H01L21/28141 , H01L21/28273 , H01L21/31051 , H01L21/76897
Abstract: A method for manufacturing a non-volatile memory device is provided to uniformly form a tunneling insulating layer by evenly forming a side profile of a floating gate. An insulating layer and a conducting layer for a floating gate are deposited on a semiconductor substrate(100), and then are patterned to form a gate insulating layer(210) and a floating gate(220). A spacer(310) is formed on one side of the floating gate, and the substrate is subjected to an oxidation process to form an integrated insulating layer(230), and then the spacer is removed. The substrate is subjected to an oxidation process to form a tunneling insulating layer on the substrate and at one side of the floating gate. A control gate is formed on the floating gate, a source region is formed at one side of the floating gate, and then a drain region is formed at one side of the control gate.
Abstract translation: 提供一种用于制造非易失性存储器件的方法，通过均匀地形成浮动栅极的侧面轮廓来均匀地形成隧道绝缘层。 绝缘层和用于浮置栅极的导电层沉积在半导体衬底（100）上，然后被图案化以形成栅绝缘层（210）和浮栅（220）。 在浮置栅极的一侧上形成间隔物（310），并对衬底进行氧化处理以形成一体的绝缘层（230），然后移除间隔物。 对衬底进行氧化处理，以在衬底上和浮栅的一侧形成隧道绝缘层。 在浮置栅极上形成控制栅极，在浮置栅极的一侧形成源极区域，然后在控制栅极的一侧形成漏极区域。
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Patent Agency Ranking
公开(公告)号：KR100558001B1
公开(公告)日：2006-03-06
申请号：KR1020030066011
申请日：2003-09-23
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/66825 , G11C16/0425 , H01L21/28273 , H01L29/42324 , H01L29/7885
Abstract: 스페이서 산화공정을 이용한 분리 게이트 플래쉬 메모리 셀 제조 방법을 제공한다. 플로팅 게이트막 상에 산화방지막을 형성하고, 상기 산화방지막 내에 상기 플로팅 게이트막의 일 부분을 노출시키는 개구부를 형성한 다음, 산화되어 절연성을 갖는 물질막으로 상기 개구부 측벽에 스페이서를 형성하고, 산화공정을 실시하여 상기 스페이서를 산화시키면서 상기 개구부 내에 플로팅 게이트와 컨트롤 게이트 간의 게이트층간 산화막패턴을 형성한다.
플래쉬 메모리, 분리 게이트, 개구부, 스페이서, 산화공정, 산화막패턴-
公开(公告)号：KR1020050080499A
公开(公告)日：2005-08-17
申请号：KR1020040008537
申请日：2004-02-10
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/66825 , H01L29/42324
Abstract: 스플리트 게이트형 비휘발성 메모리 소자를 갖는 반도체 소자 형성방법에 관한 것이다. 셀영역과 로직영역으로 구분된 반도체 기판의 상기 제1영역 상에 부유게이트 구조물을 형성하고, 이어서, 상기 부유게이트 구조물 상에 상기 부유게이트 구조물을 보호하는 보호막을 형성한다. 상기 보호막에 의하여 부유게이트 구조물이 보호되는 상태에서 상기 반도체 기판의 제2영역에 불순물영역을 형성하고, 상기 보호막을 제거한다. 이어서, 상기 제1영역 상에 형성된 부유게이트 구조물의 일측벽 및 상기 일측벽에 인접한 제1영역의 상부를 덮는 제어게이트 전극을 형성한다. 이로써, 셀영역 상에 형성된 부유게이트 구조물을 보호하는 보호막을 형성하여 로직영역에 웰영역을 형성할 때에 부유게이트 구조물의 손상과 인터폴리 절연막의 손실을 방지하여 비휘발성 메모리 소자의 신뢰성을 높이고, 커패시턴스를 높여 커플링 비율을 높이고, 결국에, 프로그램 특성을 향상시킨다.
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公开(公告)号：KR100487547B1
公开(公告)日：2005-05-03
申请号：KR1020020055292
申请日：2002-09-12
Applicant: 삼성전자주식회사
IPC: H01L21/8247
CPC classification number: H01L27/11521 , H01L27/115
Abstract: 비휘발성 메모리 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 하부 도전막을 형성하고, 그 결과물 상에 차례로 적층된 하부 희생막 패턴 및 상부 희생막 패턴을 형성한 후, 상부 및 하부 희생막 패턴의 측벽에 마스크 스페이서를 형성하는 단계를 포함한다. 이때, 상부 및 하부 희생막 패턴은 하부 도전막을 노출시키는 개구부를 갖는다. 또한, 상부 희생막 패턴은 하부 희생막 패턴에 대해 식각 선택성을 갖는 물질, 바람직하게는 실리콘 산화막으로 형성한다. 이때, 상부 희생막 패턴은 저온 화학 기상 증착의 방법으로 형성하는 것이 바람직하다. 그 결과, 열적 부담없이 마스크 스페이서의 높이를 증가시킬 수 있기 때문에, 워드 라인과 소오스 라인 사이의 쇼트를 예방할 수 있다.
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公开(公告)号：KR100481862B1
公开(公告)日：2005-04-11
申请号：KR1020020057191
申请日：2002-09-19
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11521 , H01L21/28273 , H01L27/115
Abstract: 스플리트 게이트형 플래시 메모리 소자의 제조방법을 제공한다. 이 방법은, 반도체 기판에 트렌치 소자분리막을 형성하여 복수개의 평행한 제1 활성영역들을 형성한다. 이와 함께, 제1 활성영역 상에 트렌치 소자분리막의 측벽에 정렬된 측벽을 가지며 차례로 적층된 게이트 절연막 패턴, 도전막 패턴 및 하드마스크 패턴을 형성한다. 각각의 제1 활성영역을 따라 하드마스크 패턴을 일정한 간격을 두고 제거하여 도전막 패턴의 상부면을 노출시킨다. 노출된 도전막 패턴 상에 산화막 패턴을 형성하고, 하드마스크 패턴을 제거한다. 산화막 패턴을 식각마스크로 사용하여 도전막 패턴을 식각하여 각각의 제1 활성영역 상에 일정한 간격을 두고 배열된 부유게이트 패턴을 형성한다. 부유게이트 패턴의 측벽에 터널산화막을 형성하고, 제1 활성영역들의 상부를 가로지르는 복수개의 제어게이트 전극들을 형성한다. 제어게이트 전극은 부유게이트 패턴들의 상부에 배치된다.
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公开(公告)号：KR1020050029801A
公开(公告)日：2005-03-29
申请号：KR1020030066011
申请日：2003-09-23
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/66825 , G11C16/0425 , H01L21/28273 , H01L29/42324 , H01L29/7885
Abstract: A method of fabricating a flash memory cell having a spilt gate structure by using a spacer oxidation process is provided to reduce a capacitance between a floating gate and a control gate by forming an intergate oxide layer pattern of sufficient thickness within a narrow area. A first insulating layer(21), a floating gate layer, and an anti-oxidation layer are formed on a semiconductor substrate. An anti-oxidation layer pattern having an opening is formed by patterning the anti-oxidation layer. A spacer is formed at a lateral part of the opening. An intergate oxide layer pattern(26) is formed within the opening by oxidizing the spacer and the floating gate layer. The anti-oxidation layer pattern is removed therefrom. A floating gate(22A) is formed under the intergate oxide layer pattern by etching the floating gate layer. A second gate insulating layer(27) is formed on the semiconductor substrate. A control gate(28) is formed on the second gate insulating layer.
Abstract translation: 提供了通过使用间隔物氧化工艺来制造具有溢出栅极结构的闪存单元的方法，以通过在窄区域内形成足够厚度的栅格间氧化层图案来减小浮置栅极和控制栅极之间的电容。 在半导体衬底上形成第一绝缘层（21），浮栅层和抗氧化层。 通过图案化抗氧化层形成具有开口的抗氧化层图案。 间隔件形成在开口的侧部。 通过氧化间隔物和浮栅，在开口内形成间隔栅氧化层图案（26）。 从中除去抗氧化层图案。 通过蚀刻浮栅，在栅间氧化层图案之下形成浮栅（22A）。 在半导体衬底上形成第二栅极绝缘层（27）。 在第二栅极绝缘层上形成控制栅极（28）。
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