公开(公告)号：KR100648205B1

公开(公告)日：2006-11-23

申请号：KR1020050050167

申请日：2005-06-13

Applicant: 삼성전자주식회사

Inventor： 안종선 ,  김준 ,  김진홍 ,  방석철 ,  정은국 ,  양형모 ,  유창연 ,  강윤승 ,  장경태

IPC: H01L27/11

公开(公告)号：KR1020060037145A

公开(公告)日：2006-05-03

申请号：KR1020040086313

申请日：2004-10-27

Applicant: 삼성전자주식회사

Inventor： 김영준 ,  김진홍 ,  방석철 ,  정은국 ,  안종선 ,  김효정 ,  강윤승

IPC: H01L27/148 ,  H01L31/10

CPC classification number: H01L27/14609 ,  H01L28/40

Abstract: 캐패시터를 구비하는 씨모스 이미지 센서의 형성 방법을 개시한다. 상기 방법에 따르면, 먼저, 층간절연막을 관통하여 하부전극을 노출시키는 비아홀을 형성한다. 유전막을 콘포말하게 적층한다. 상부전극막을 콘포말하게 적층한다. 캐핑막을 적층하여 상기 비아홀을 채운다. 화학기계적연마 공정으로 상기 층간절연막 상의 상기 캐핑막 및 상부전극막을 제거하여 상기 유전막을 노출시킨다. 그리고, 에치백 공정으로 상기 층간절연막 상의 유전막을 제거하여 상기 층간절연막을 노출시킨다.
씨모스 이미지 센서

公开(公告)号：KR100512007B1

公开(公告)日：2005-09-05

申请号：KR1020030098486

申请日：2003-12-29

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김준 ,  김진홍 ,  방석철 ,  장우순

IPC: H01L21/76

Abstract: 반도체 기판 상에 연마 저지막, 반사 방지막, 포토레지스트막을 순차적으로 적층한 후, 사진 식각 공정을 진행하여 액티브 영역과 필드 영역을 정의한다. 상기 필드 영역에 건식 식각 공정을 수행하여 연마 저지막을 오픈하고 반도체 기판에 트렌치를 형성한다. 이 경우, 연마 저지막의 오픈 영역 및 트렌치가 양의 기울기를 갖도록 형성한다. 이어서 반도체 기판의 트렌치의 내부에 산화막 라이너를 형성한 후, 상기 결과물에 전체적으로 질화막 라이너를 증착한다. 다음으로 트렌치를 매립하도록 산화막을 증착하고, 연마 저지막이 노출될 때까지 상기 산화막을 화학적 기계 연마한다. 이후, 전면 건식 식각 방법으로 연마 저지막을 식각하여 반도체 기판의 표면으로부터 양의 기울기로 돌출된 질화막 라이너의 하부에 연마 저지막의 일부를 잔류시킨다. 반도체 기판의 상부와 질화막 라이너의 하부 사이에 연마 저지막의 일부를 잔류시킴으로써 후속 세정 공정에서 질화막 라이너가 과도 식각되어 액티브 영역과 필드 영역의 표면 경계에서 발생하는 라이너 덴트를 감소시킬 수 있다.

公开(公告)号：KR1020050067501A

公开(公告)日：2005-07-05

申请号：KR1020030098486

申请日：2003-12-29

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김준 ,  김진홍 ,  방석철 ,  장우순

IPC: H01L21/76

Abstract: 반도체 기판 상에 연마 저지막, 반사 방지막, 포토레지스트막을 순차적으로 적층한 후, 사진 식각 공정을 진행하여 액티브 영역과 필드 영역을 정의한다. 상기 필드 영역에 건식 식각 공정을 수행하여 연마 저지막을 오픈하고 반도체 기판에 트렌치를 형성한다. 이 경우, 연마 저지막의 오픈 영역 및 트렌치가 양의 기울기를 갖도록 형성한다. 이어서 반도체 기판의 트렌치의 내부에 산화막 라이너를 형성한 후, 상기 결과물에 전체적으로 질화막 라이너를 증착한다. 다음으로 트렌치를 매립하도록 산화막을 증착하고, 연마 저지막이 노출될 때까지 상기 산화막을 화학적 기계 연마한다. 이후, 전면 건식 식각 방법으로 연마 저지막을 식각하여 반도체 기판의 표면으로부터 양의 기울기로 돌출된 질화막 라이너의 하부에 연마 저지막의 일부를 잔류시킨다. 반도체 기판의 상부와 질화막 라이너의 하부 사이에 연마 저지막의 일부를 잔류시킴으로써 후속 세정 공정에서 질화막 라이너가 과도 식각되어 액티브 영역과 필드 영역의 표면 경계에서 발생하는 라이너 덴트를 감소시킬 수 있다.

公开(公告)号：KR1020050039234A

公开(公告)日：2005-04-29

申请号：KR1020030074664

申请日：2003-10-24

Applicant: 삼성전자주식회사

Inventor： 이상훈 ,  김준 ,  방석철 ,  정은국 ,  장우순 ,  안종선

IPC: H01L21/24

Abstract: MOS 트랜지스터에서 소스/드레인 영역의 상면 및 게이트 전극의 상면에 각각 금속 실리사이드층을 독립적으로 형성하는 데 있어서 소스/드레인 영역의 상면에는 금속 실리사이드층을 500℃ 이상의 고온 열처리를 통하여 형성하고, 게이트 전극의 상면에는 금속 실리사이드층을 500℃ 이하의 저온 열처리를 통하여 형성한다. 이를 위하여, 반도체 기판상에 게이트 전극과 그 위에 형성된 실리사이드화 방지막을 포함하는 적층 패턴을 형성한다. 게이트 전극의 측벽을 덮는 절연 스페이서를 형성하고, 소스/드레인 영역을 형성한다. 500 ∼ 800℃에서 소스/드레인 영역의 상면에만 선택적으로 제1 금속 실리사이드층을 형성한다. 실리사이드화 방지막을 제거하여 게이트 전극의 상면을 노출시킨다. 400 ∼ 500℃에서 게이트 전극의 상면에만 선택적으로 제2 금속 실리사이드층을 형성한다.

公开(公告)号：KR1020040009390A

公开(公告)日：2004-01-31

申请号：KR1020020043322

申请日：2002-07-23

Applicant: 삼성전자주식회사

Inventor： 김준 ,  남정림 ,  정은국

IPC: H01L21/283

Abstract: PURPOSE: A method for forming a contact of a semiconductor device is provided to form differently the thickness of an etch stop layer according to an etch ratio by forming an opening portion on a cobalt silicide region. CONSTITUTION: A silicon substrate(100) is divided into the first region and the second region. An etch stop layer(190) is formed on the first and the second region of the silicon substrate(100) in order to form the etch stop layer(190) of the first region thicker than the etch stop layer of the second region. An insulating layer(195) is formed on the first and the second regions. A photoresist pattern is formed thereon. The insulating layer is etched to expose the etch stop layer. The first and the second opening portions are formed by etching the etch stop layer. The first and the second contacts(196a,197a) are formed by burying the first and the second opening portions.

Abstract translation: 目的：提供一种用于形成半导体器件的接触的方法，以通过在硅化钴区域上形成开口部分，根据蚀刻比例不同地形成蚀刻停止层的厚度。 构成：将硅衬底（100）分为第一区域和第二区域。 在硅衬底（100）的第一和第二区域上形成蚀刻停止层（190），以便形成比第二区域的蚀刻停止层厚的第一区域的蚀刻停止层（190）。 绝缘层（195）形成在第一和第二区域上。 在其上形成光致抗蚀剂图案。 蚀刻绝缘层以露出蚀刻停止层。 通过蚀刻蚀刻停止层形成第一和第二开口部分。 第一和第二触点（196a，197a）通过埋入第一和第二开口部分而形成。

公开(公告)号：KR1020170080928A

公开(公告)日：2017-07-11

申请号：KR1020150190834

申请日：2015-12-31

Applicant: 삼성전자주식회사

Inventor： 권재홍 ,  이영호 ,  임훈 ,  장형순 ,  정은국

IPC: H01L29/78

CPC classification number: H01L29/7833 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L27/092 ,  H01L27/0924 ,  H01L27/1104 ,  H01L28/00 ,  H01L29/0852 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/1608 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/66681 ,  H01L29/7834 ,  H01L29/7848

Abstract: 반도체소자및 이를제조하는방법에관한것이다. 반도체소자는, 제1 게이트구조체의양측에배치되며제1 도전형의도펀트를포함하는제1 소스/드레인영역들과제1 소스/드레인영역들의상부에접하며제1 게이트구조체의양단아래에배치되며, 제1 도전형과상이한제2 도전형의도펀트를포함하는카운터영역들과, 제1 소스/드레인영역들아래에접하며제2 도전형의도펀트를포함하는제1 할로영역들을포함한다.

Abstract translation: 一种半导体器件及其制造方法。 半导体器件中，被布置在所述第一栅极结构的两侧上的第一栅极结构的两端下被布置紧靠在第一源/漏区任务第一源极的顶部/漏极区包括第一导电类型的掺杂剂， 该区域包括计数器和，它们的源/漏区下抵靠第一晕圈区包括第二导电类型，其包括所述第二导电类型与第一导电类型的不同的掺杂剂的掺杂剂。

公开(公告)号：KR1020090029040A

公开(公告)日：2009-03-20

申请号：KR1020070094283

申请日：2007-09-17

Applicant: 삼성전자주식회사

Inventor： 안종선 ,  김진홍 ,  방석철 ,  정은국 ,  한성호

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/027

CPC classification number: H01L21/32139 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/31144

Abstract: A method for forming a semiconductor pattern is provided to prevent a pitting phenomenon of a conductive film of a protrusion region by using a trim process exposing a part of the conductive film of a recess region and a part of the conductive film of the protrusion region. A substrate(100) has a protrusion region(P) and a recess region(R). The recess region is positioned between the protrusion regions. A conductive film(104) having a non-planar surface is formed on the substrate. A first mask film(106) is formed on the conductive film. A first insulating film having a planar surface is formed on the first mask film. A first insulating pattern(108a) is formed by patterning the first insulating film, and exposes a part of the first mask film of the protrusion region and a part of the first mask film of the recess region. A first mask pattern is formed by etching the first mask film, and exposes a part of the conductive film of the protrusion region and a part of the conductive film of the recess region. A second insulating pattern(109a) is formed on the first mask pattern, and exposes a part of the mask pattern. A second mask pattern is formed by etching the first mask pattern. A conductive pattern is formed by etching the conductive film. The first insulating film is formed by using a flowable oxide film or a SOG(Spin On Glass) having an etch selectivity about the first conductive film and the first mask film.

Abstract translation: 提供一种用于形成半导体图案的方法，通过使用露出凹部的导电膜的一部分和突出区域的导电膜的一部分的修整工艺来防止突起区域的导电膜的点蚀现象。 基板（100）具有突出区域（P）和凹部区域（R）。 凹部区域位于突出区域之间。 在基板上形成具有非平坦表面的导电膜（104）。 在导电膜上形成第一掩模膜（106）。 在第一掩模膜上形成具有平坦表面的第一绝缘膜。 第一绝缘图案（108a）通过图案化第一绝缘膜而形成，并且暴露突起区域的第一掩模膜的一部分和凹部的第一掩模膜的一部分。 通过蚀刻第一掩模膜形成第一掩模图案，并且使突出区域的导电膜的一部分和凹部的导电膜的一部分露出。 在第一掩模图案上形成第二绝缘图案（109a），并露出掩模图案的一部分。 通过蚀刻第一掩模图案形成第二掩模图案。 通过蚀刻导电膜形成导电图案。 通过使用具有对第一导电膜和第一掩模膜的蚀刻选择性的可流动氧化物膜或SOG（旋转玻璃）形成第一绝缘膜。

公开(公告)号：KR1020080033704A

公开(公告)日：2008-04-17

申请号：KR1020060099724

申请日：2006-10-13

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김준 ,  김진홍 ,  방석철 ,  안종선

IPC: H01L29/78

CPC classification number: H01L27/11 ,  B82Y10/00 ,  H01L27/10873 ,  H01L27/10879 ,  H01L29/66795 ,  H01L29/785

Abstract: A semiconductor memory device and a method of manufacturing the same are provided to minimize the unbalance of amount of implanted ions by forming a spacer on the sidewall of a channel layer pattern. A semiconductor memory device comprises a mono crystal substrate(100), a channel layer pattern(110), a spacer(120), a gate insulating layer(130) and a gate electrode(140). The channel layer pattern as a mono crystal pattern is formed on the substrate, and has a pin-type shape which comprises a side surface and an upper surface. The spacer is formed at the side surface of the channel layer pattern, and comprises silicon oxide or silicon nitride. The gate insulating layer pattern is located between the channel layer pattern and the gate electrode. The gate insulating layer is a silicon oxide layer including the silicon oxide. The gate electrode is expanded to the orthogonal direction about the channel layer pattern, and located at the substrate and the channel layer pattern continuously.

Abstract translation: 提供半导体存储器件及其制造方法，以通过在沟道层图案的侧壁上形成间隔物来最小化注入离子的量的不平衡。 半导体存储器件包括单晶衬底（100），沟道层图案（110），间隔物（120），栅极绝缘层（130）和栅电极（140）。 作为单晶图案的沟道层图案形成在基板上，并且具有包括侧表面和上表面的销型形状。 间隔物形成在沟道层图案的侧表面，并且包括氧化硅或氮化硅。 栅极绝缘层图案位于沟道层图案和栅电极之间。 栅极绝缘层是包含氧化硅的氧化硅层。 栅电极围绕沟道层图案扩展到正交方向，并且连续地位于衬底和沟道层图案。

公开(公告)号：KR1020080030201A

公开(公告)日：2008-04-04

申请号：KR1020060095964

申请日：2006-09-29

Applicant: 삼성전자주식회사

Inventor： 안종선 ,  김준 ,  김진홍 ,  남정림 ,  방석철 ,  정은국 ,  이준원 ,  전열 ,  고기형 ,  이영미

IPC: H01L21/336

Abstract: A semiconductor device and a method for forming the same are provided to reduce a short channel effect by increasing a channel length of a transistor due to a protrusive upper gate electrode. A first interlayer dielectric(108) is formed on a semiconductor substrate(100). One or more trench(114) is formed on an upper surface of the first interlayer dielectric. The trench is filled with a first gate electrode(106). A first semiconductor pattern is formed on an upper surface of the first gate electrode. A first gate insulating layer(104) is inserted between the first gate electrode and the first semiconductor pattern. The first gate electrode is extended in a cross direction. The first semiconductor pattern crosses the first gate electrode.

Abstract translation: 提供一种半导体器件及其形成方法，以通过增加由于突出的上栅电极引起的晶体管的沟道长度来减小短沟道效应。 在半导体衬底（100）上形成第一层间电介质（108）。 一个或多个沟槽（114）形成在第一层间电介质的上表面上。 沟槽填充有第一栅电极（106）。 第一半导体图案形成在第一栅电极的上表面上。 第一栅极绝缘层（104）插入在第一栅电极和第一半导体图案之间。 第一栅电极沿横向延伸。 第一半导体图案与第一栅电极交叉。