公开(公告)号：DE112020003407B4

公开(公告)日：2024-11-28

申请号：DE112020003407

申请日：2020-08-18

Applicant: IBM

Inventor： DORIS BRUCE ,  SUWANNASIRI THITIMA ,  MARCHACK NATHAN ,  HASHEMI POUYA

IPC: H10B61/00 ,  H10N50/01 ,  H10N50/80

Abstract: Speicherstruktur, aufweisend:eine mehrschichtige untere Elektrode (19S; 55S), die auf einer Oberfläche einer elektrisch leitfähigen Struktur (12), die in einer ersten Verbindungsschicht (10) aus dielektrischem Material eingebettet ist, angeordnet ist, wobei die mehrschichtige untere Elektrode ein Basissegment (S1), das einen ersten Durchmesser aufweist und aus erstem leitfähigem Material besteht, ein mittleres Segment (S2), das einen zweiten Durchmesser aufweist und aus einem zweiten leitfähigen Material besteht, das in seiner Zusammensetzung von dem ersten leitfähigen Material verschieden ist, und ein oberes Segment (S3), das einen dritten Durchmesser aufweist und aus einem dritten leitfähigen Material besteht, das in seiner Zusammensetzung von dem zweiten leitfähigen Material verschieden ist, aufweist, wobei der erste Durchmesser größer als der zweite Durchmesser ist und der dritte Durchmesser gleich dem zweiten Durchmesser oder kleiner als der zweite Durchmesser ist;eine zweite Verbindungsschicht (24) aus dielektrischem Material seitlich benachbart zu der mehrschichtigen unteren Elektrode;eine Magnetischer-Tunnelübergangs-Säule (26P), die auf einer obersten Oberfläche des oberen Segments der mehrschichtigen unteren Elektrode angeordnet ist; undeine obere Elektrode (34), die auf der Magnetischer-Tunnelübergangs-Säule angeordnet ist,wobei die Magnetischer-Tunnelübergangs-Säule und die obere Elektrode eine gleiche kritische Abmessung aufweisen und die kritische Abmessung der Magnetischer-Tunnelübergangs-Säule und der oberen Elektrode größer als eine kritische Abmessung des oberen Segments der unteren Elektrode ist.

公开(公告)号：DE112020002984T5

公开(公告)日：2022-03-03

申请号：DE112020002984

申请日：2020-07-31

Applicant: IBM

Inventor： HASHEMI POUYA ,  DORIS BRUCE ,  O'SULLIVAN EUGENE ,  LOFARO MICHAEL FRANCIS

IPC: H01L43/08 ,  H01L29/41 ,  H01L43/12

Abstract: Es wird eine Speicherstruktur bereitgestellt, die einen hohen Widerstand aufgrund des galvanischen Effekts vermeidet. Der hohe Widerstand wird reduziert und/oder eliminiert, indem eine T-förmige untere Elektrodenstruktur mit einheitlicher Konstruktion (d.h. aus einem einzigen Stück) bereitgestellt wird. Die T-förmige Struktur der unteren Elektrode beinhaltet ein schmales Basisteil und ein breiteres Plattenteil. Der Plattenteil der T-förmigen unteren Elektrodenstruktur hat eine ebene Oberseite, mit der eine MTJ-Säule eine Schnittstelle ausbildet.

公开(公告)号：DE112016003961B4

公开(公告)日：2021-07-08

申请号：DE112016003961

申请日：2016-12-15

Applicant: IBM

Inventor： VENIGALLA RAJASEKHAR ,  KIM SEONG-DONG ,  DORIS BRUCE ,  ANDERSON BRENT ALAN

IPC: H01L21/8238 ,  H01L27/092 ,  H01L29/161

Abstract: Verfahren (1700) zur Herstellung von vertikalen Feldeffekttransistoren, aufweisend:Ausbilden (1780) einer ersten Vertiefung (170) in einem Substrat (100), wobei die erste Vertiefung eine erste Bodenfläche (190) hat;epitaktisches Züchten (1790) eines ersten Drains (400) von der ersten Bodenfläche der ersten Vertiefung aus;epitaktisches Züchten (1840) eines zweiten Drains (600) von der zweiten Bodenfläche (195) einer zweiten Vertiefung (175) aus, die in dem Substrat ausgebildet ist;epitaktisches Züchten (1860) eines Kanalmaterials (700) auf dem ersten Drain und dem zweiten Drain;Ausbilden (1870) von Mulden (740) in dem Kanalmaterial, um einen oder mehrere Rippenkanäle (750) auf dem ersten Drain und einen oder mehrere Rippenkanäle (750) auf dem zweiten Drain auszubilden, wobei die Mulden über dem ersten Drain sich zu der Fläche (720) des ersten Drains hin erstrecken, und die Mulden über dem zweiten Drain sich zu der Fläche (720) des zweiten Drains hin erstrecken;Ausbilden (1910, 1920, 1940, 1950, 1960, 1970, 1980, 1990, 2000) einer Gate-Struktur (920, 1030) auf jedem des einen oder der mehreren Rippenkanäle; undZüchten (2090, 2150) von Sources (1520, 1540) auf jedem der Rippenkanäle, die dem ersten und dem zweiten Drain zugehörig sind.

公开(公告)号：DE112016000183B4

公开(公告)日：2020-09-10

申请号：DE112016000183

申请日：2016-01-04

Applicant: IBM

Inventor： DORIS BRUCE ,  RIM KERN ,  REZNICEK ALEXANDER ,  LU DARSEN DUANE ,  KHAKIFIROOZ ALI ,  CHENG KANGGUO

IPC: H01L21/8238 ,  H01L21/336 ,  H01L27/092 ,  H01L27/12 ,  H01L29/78

Abstract: Verfahren zum Herstellen einer Halbleiter-Einheit, das aufweist:Bereitstellen einer Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur), wobei die SSOI-Struktur wenigstens ein Substrat (10), eine auf dem Substrat angeordnete dielektrische Schicht (20), eine auf der dielektrischen Schicht angeordnete Silicium-Germanium-Schicht (30) sowie eine direkt auf der Silicium-Germanium-Schicht angeordnete Schicht (40) aus einem spannungsreichen Halbleitermaterial aufweist;Bilden einer Mehrzahl von Rippen auf der SSOI-Struktur, indem die Schicht aus einem spannungsreichen Halbleitermaterial und die Silicium-Germanium-Schicht bis herunter zu der dielektrischen Schicht geätzt werden, wobei sich wenigstens eine Rippe (43) der Mehrzahl von Rippen in einem nFET-Bereich der SSOI-Struktur befindet und sich wenigstens eine Rippe (45) der Mehrzahl von Rippen in einem pFET-Bereich der SSOI-Struktur befindet;Bilden einer ersten Gate-Struktur (50) über einem ersten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem nFET-Bereich;Bilden einer zweiten Gate-Struktur (60) über einem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich derart, dass die zweite Gate-Struktur den zweiten Abschnitt auf drei Seiten umgibt;Entfernen der zweiten Gate-Struktur über dem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich;Entfernen der Silicium-Germanium-Schicht, die durch Entfernen der zweiten Gate-Struktur über dem zweiten Abschnitt freiliegt; undBilden einer dritten Gate-Struktur (90) über dem zweiten Abschnitt der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich derart, dass die dritte Gate-Struktur den zweiten Abschnitt auf allen vier Seiten umgibt, wobei die dritte Gate-Struktur einen Abschnitt aus einem fließfähigen Oxid aufweist, wobei der Abschnitt aus einem fließfähigen Oxid zwischen der dielektrischen Schicht und einer unteren Oberfläche des zweiten Abschnitts der wenigstens einen Rippe der Mehrzahl von Rippen in dem pFET-Bereich angeordnet ist.

公开(公告)号：DE112018000488T5

公开(公告)日：2019-10-31

申请号：DE112018000488

申请日：2018-03-20

Applicant: IBM

Inventor： ZAFAR SUFI ,  O'SULLIVAN EUGENE ,  DORIS BRUCE

IPC: A61B5/053

Abstract: Ausführungsformen der Erfindung betreffen einen Sensor, der eine Sensorschaltung und eine zum Austauschen von Daten mit der Sensorschaltung verbundene Sonde enthält. Die Sonde enthält eine dreidimensionale (3D) Sensorfläche, die mit einem Nachweiselement beschichtet und so beschaffen ist, dass sie zumindest teilweise auf der Grundlage einer Wechselwirkung der 3D-Sensorfläche mit einem vorgegebenen Stoff einen ersten Messwert erzeugt. Gemäß einigen Ausführungsformen ist die 3D-Sensorfläche wie eine Pyramide, ein Kegel oder ein Zylinder geformt, um die Sensorfläche gegenüber einer zweidimensionalen (2D) Sensorfläche zu vergrößern. Gemäß einigen Ausführungsformen ist es der 3D-Sensorfläche möglich, die Wand der biologischen Zelle zu durchdringen.

公开(公告)号：DE112017003523T5

公开(公告)日：2019-04-18

申请号：DE112017003523

申请日：2017-06-13

Applicant: IBM

Inventor： DELIGIANNI HARIKLIA ,  O'SULLIVAN EUGENE ,  WANG NAIGANG ,  DORIS BRUCE

IPC: H01F17/00

Abstract: Eine magnetische Laminierungsstruktur beinhaltet abwechselnde Schichten eines magnetischen Materials (112) und eines mehrlagigen isolierenden Materials, wobei sich das mehrlagige isolierende Material zwischen angrenzenden Schichten des magnetischen Materials befindet und eine erste isolierende Schicht (114A) aufweist, die an zumindest einer zusätzlichen isolierenden Schicht (114B) anliegt, und wobei die erste isolierende Schicht (114A) und die zumindest eine zusätzliche isolierende Schicht (114B) unterschiedliche dielektrische Materialien aufweisen und/oder durch einen unterschiedlichen Abscheidungsprozess ausgebildet werden.

公开(公告)号：GB2503378B

公开(公告)日：2015-03-25

申请号：GB201316653

申请日：2012-03-07

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI ,  KULKARNI PRANITA

IPC: H01L21/84 ,  H01L29/423 ,  H01L29/66

公开(公告)号：GB2503176B

公开(公告)日：2014-07-02

申请号：GB201317939

申请日：2012-01-16

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  CHENG KANGGUO ,  DORIS BRUCE ,  HAENSCH WILFRIED E A ,  HARAN BALASUBRAMANIAN ,  KULKARNI PRANITA

IPC: H01L21/8244 ,  H01L21/768 ,  H01L21/8234

Abstract: A common cut mask is employed to define a gate pattern and a local interconnect pattern so that local interconnect structures and gate structures are formed with zero overlay variation relative to one another. A local interconnect structure may be laterally spaced from a gate structure in a first horizontal direction, and contact another gate structure in a second horizontal direction that is different from the first horizontal direction. Further, a gate structure may be formed to be collinear with a local interconnect structure that adjoins the gate structure. The local interconnect structures and the gate structures are formed by a common damascene processing step so that the top surfaces of the gate structures and the local interconnect structures are coplanar with each other.

公开(公告)号：GB2503378A

公开(公告)日：2013-12-25

申请号：GB201316653

申请日：2012-03-07

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI ,  KULKARNI PRANITA

IPC: H01L21/84 ,  H01L29/423 ,  H01L29/66

Abstract: MOSFETs and methods for making MOSFETs with a recessed channel and abrupt junctions are disclosed. The method includes creating source and drain extensions while a dummy gate is in place. The source/drain extensions create a diffuse junction with the silicon substrate. The method continues by removing the dummy gate and etching a recess in the silicon substrate. The recess intersects at least a portion of the source and drain junction. Then a channel is formed by growing a silicon film to at least partially fill the recess. The channel has sharp junctions with the source and drains, while the unetched silicon remaining below the channel has diffuse junctions with the source and drain. Thus, a MOSFET with two junction regions, sharp and diffuse, in the same transistor can be created.

公开(公告)号：DE112012001158T5

公开(公告)日：2013-12-19

申请号：DE112012001158

申请日：2012-03-07

Applicant: IBM

Inventor： KULKARNI PRANITA ,  CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI

IPC: H01L21/00 ,  H01L21/84

Abstract: Es werden MOSFETs und Verfahren zur Herstellung von MOSFETs mit einem ausgesparten Kanal und abrupten Übergängen offenbart. Das Verfahren umfasst das Erzeugen von Source- und Drain-Erweiterungen, während sich eine Platzhalter-Gate-Zone in ihrer Position befindet. Die Source/Drain-Erweiterungen erzeugen mit dem Siliciumsubstrat einen diffusen Übergang. Das Verfahren wird durch Entfernen der Platzhalter-Gate-Zone und Ätzen einer Aussparung in dem Siliciumsubstrat fortgesetzt. Die Aussparung schneidet zumindest einen Abschnitt des Source- und Drain-Übergangs. Anschließend wird durch Anwachsen einer Siliciumdünnschicht ein Kanal gebildet, um die Aussparung zumindest teilweise zu füllen. Der Kanal weist scharfe Übergange mit der Source- und Drain-Zone auf, während das ungeätzte Silicium, welches unterhalb des Kanals verbleibt, diffuse Übergänge mit der Source- und Drain-Zone aufweist. Somit kann ein MOSFET mit zwei Übergangszonen, scharf und diffus, in demselben Transistor erzeugt werden.