公开(公告)号：PL3918470T3

公开(公告)日：2025-01-07

申请号：PL20701987

申请日：2020-01-23

Applicant: IBM

Inventor： GIAMEI BRUCE CONRAD ,  SOFIA ANTHONY THOMAS ,  KLEIN MATTHIAS ,  WEISHAUPT SIMON ,  FARRELL MARK ,  SLEGEL TIMOTHY ,  MISHRA ASHUTOSH ,  JACOBI CHRISTIAN

IPC: G06F9/30

公开(公告)号：DE112020000843T5

公开(公告)日：2021-11-11

申请号：DE112020000843

申请日：2020-04-02

Applicant: IBM

Inventor： WINKELMANN RALF ,  FEE MICHAEL ,  KLEIN MATTHIAS ,  OTTE CARSTEN ,  CHENCINSKI EDWARD ,  EICHELBERGER HANNO

IPC: G06F9/50

Abstract: Die vorliegende Offenbarung bezieht sich auf ein Verfahren für ein Computersystem, das eine Mehrzahl von Prozessorkernen aufweist, wobei ein zwischengespeichertes Datenelement einem ersten Kern der Prozessorkerne zugewiesen ist, um ausschließlich ein atomares Primitiv durch den ersten Kern auszuführen. Solange das Ausführen des atomaren Primitivs durch den ersten Kern nicht abgeschlossen ist, weist das Verfahren Empfangen an einem Cache-Controller einer Anforderung zum Zugreifen auf das Datenelement von einem zweiten Kern auf. Als Reaktion auf Feststellen, dass eine zweite Anforderung des Datenelements von einem dritten Kern der Mehrzahl von Prozessorkernen vor Empfangen der Anforderung vom zweiten Kern empfangen wird, kann eine Ablehnungsnachricht an den zweiten Kern zurückgesendet werden.

公开(公告)号：AU2020214177A1

公开(公告)日：2021-05-20

申请号：AU2020214177

申请日：2020-01-23

Applicant: IBM

Inventor： WEISHAUPT SIMON ,  FARRELL MARK ,  SLEGEL TIMOTHY ,  MISHRA ASHUTOSH ,  JACOBI CHRISTIAN ,  GIAMEI BRUCE CONRAD ,  SOFIA ANTHONY THOMAS ,  KLEIN MATTHIAS

IPC: G06F9/30

Abstract: An instruction to perform a function of a plurality of functions is obtained. The instruction is a single architected instruction of an instruction set architecture that complies to an industry standard for compression. The instruction is executed, and the executing includes performing the function specified by the instruction. The performing includes, based on the function being a compression function or a decompression function, transforming state of input data between an uncompressed form of the input data and a compressed form of the input data to provide a transformed state of data accessing. During performing the function, history relating to the function is accessed. The history is to be used in transforming the state of input data between the uncompressed form and the compressed form.

公开(公告)号：GB2527108A

公开(公告)日：2015-12-16

申请号：GB201410488

申请日：2014-06-12

Applicant: IBM

Inventor： HAGSPIEL NORBERT ,  KLEIN MATTHIAS ,  JUNGHANS SASCHA ,  WALTER JOERG

IPC: G06F1/12 ,  G06F5/06 ,  G06F11/36 ,  G06F13/14 ,  G06F13/38

Abstract: Apparatus (10) for tracing data (24) from a data bus (20) in a first clock domain (12) operating at a first clock frequency (14) to a trace array (22) in a second clock domain (16) operating at a second clock frequency (18), wherein the first clock frequency is lower than the second clock frequency. The apparatus comprises; (i) change detector means (26) to detect a change of the data on the data bus in the first clock domain, (ii) trigger means (28) responsive to the change detector means (26) to send a trigger pulse (34) to the second clock domain, (iii) pulse synchronization means (30) on the second clock domain responsive to the trigger pulse to synchronize the trigger pulse to the second clock frequency of the second clock domain by a meta-stability latch (36), and (iv) data capture means (32) in the second clock domain responsive to the pulse synchronization means to capture data from the data bus and to store the captured data (25) in the trace array.

公开(公告)号：GB2520729A

公开(公告)日：2015-06-03

申请号：GB201321069

申请日：2013-11-29

Applicant: IBM

Inventor： HAGSPIEL NORBERT ,  KLEIN MATTHIAS ,  WALTER JOERG ,  JUNGHANS SASCHA

IPC: G06F13/28 ,  G06F12/08 ,  G06F12/0811 ,  G06F12/0831 ,  G06F12/084 ,  G06F12/0868 ,  G06F12/0871

Abstract: In computer system operation overall system performance may strongly suffer from limitations in the rate of data transfer from the processor to I/O devices. In particular, this applies to a data processing apparatus comprising a number of processor cores, a shared processor cache, a bus unit and a bus controller. The shared processor cache is connected to each of the processor cores and to a main memory. The bus unit is connected to the shared processor cache by a bus controller for transferring of data to/from an I/O device. The bus controller is configured, in response to receiving a descriptor from a processor core, to perform a direct memory access to the shared processor cache for transferring data according to the descriptor from the shared processor cache to the I/O device via the bus unit. The data transfer between the processor cache and I/O devices is managed by the bus controller independent of the processor cores. The descriptor may be created by a processor core and transferred to the bus controller after being written to the shared processor cache by the processor core. The bus controller may fetch data from the main memory to the shared processor cache.

公开(公告)号：GB2508343A

公开(公告)日：2014-06-04

申请号：GB201221364

申请日：2012-11-28

Applicant: IBM

Inventor： JUNGHANS SASCHA ,  KLEIN MATTHIAS ,  SCHLIPF THOMAS

IPC: G06F12/10 ,  G06F9/38 ,  G06F12/08 ,  G06F12/0864 ,  G06F12/1018

Abstract: A vector 102 is processed with an active hash function 104 and a test hash function 204. It is stored in an active hash table 108 and a test hash table 208. The test hash table is smaller than the active hash table. If the test function is more effective than the active function, the test function replaces the active function. The effectiveness of the hash function may be calculated by determining how many entries in the hash table a hash value matches. The hash functions may be implemented using configurable hash bit logic units, which each generate one bit of the hash value. In this case, the first function is replaced by reconfiguring the units. After replacement, a mask may be used to indicate which of the table entries were produced using the old function. The vector may be a computer memory address.

公开(公告)号：GB2455010B

公开(公告)日：2012-02-01

申请号：GB0822774

申请日：2008-12-15

Applicant: IBM

Inventor： KLEIN MATTHIAS ,  KOENIG ANDREAS ,  FRITZ ROLF ,  SMITH CHRISTOPHER ,  WALZ MANFRED

IPC: G06F11/07

公开(公告)号：PL3918467T3

公开(公告)日：2025-04-14

申请号：PL20700224

申请日：2020-01-14

Applicant: IBM

Inventor： RAISCH CHRISTOPH ,  KRAEMER MARCO ,  LEHNERT FRANK ,  KLEIN MATTHIAS ,  BRADBURY JONATHAN ,  JACOBI CHRISTIAN ,  DRIEVER PETER ,  BELMAR BRENTON

IPC: G06F9/30 ,  G06F13/20

公开(公告)号：MX390761B

公开(公告)日：2025-03-21

申请号：MX2021009157

申请日：2021-07-29

Applicant: IBM

Inventor： SOFIA ANTHONY THOMAS ,  MISHRA ASHUTOSH ,  GIAMEI BRUCE CONRAD ,  FARRELL MARK ,  KLEIN MATTHIAS ,  WEISHAUPT SIMON ,  SLEGEL TIMOTHY

IPC: H03M7/30 ,  G06F9/30 ,  H03M7/34 ,  H03M7/40 ,  H03M7/42

Abstract: Una indicación de procesador de propósito general de llamada a la conversión de DEFLACIÓN. Una indicación se obtiene por un procesador de propósito general del entorno de informática. La indicación es una indicación diseñada individual de conjunto de indicaciones que cumple con un estándar de industria para la compresión. La indicación se ejecuta, y la ejecución incluye transformar, con base en una función que se va a realizar por la indicación que es una función de compresión o una función de descompresión, el estado de los datos de entrada entre una forma no comprimida de los datos de entrada y una forma comprimida de los datos de entrada para proporcionar un estado transformado de datos. El estado transformado de los datos se proporciona como salida que se va a utilizar en la realización de una tarea.

公开(公告)号：DE112020000146B4

公开(公告)日：2025-01-16

申请号：DE112020000146

申请日：2020-01-16

Applicant: IBM

Inventor： RAISCH CHRISTOPH ,  KRAEMER MARCO ,  LEHNERT FRANK ,  KLEIN MATTHIAS ,  BRADBURY JONATHAN ,  JACOBI CHRISTIAN ,  BELMAR BRENTON ,  DRIEVER PETER

IPC: G06F13/10 ,  G06F13/20

Abstract: Verfahren, das durch eine Datenverarbeitungseinheit (216) des Datenverarbeitungssystems (210) zur Handhabung einer Eingabe-/Ausgabe-Speicheranweisung (30) durchgeführt wird, wobei das Verfahren umfasst:Kennzeichnen einer Eingabe-/Ausgabefunktion durch eine in der Eingabe-/Ausgabe-Speichereinweisung (30) angegebene Adresse, wobei die Eingabe-/Ausgabe-Speicheranweisung (30) durch ein auf dem Datenverarbeitungssystem (210) laufendes Betriebssystem ausgegeben wurde, wobei die Eingabe-/Ausgabe-Speichereinweisung mindestens die Eingabe-/Ausgabefunktion mit einem Offset durch die Adresse, zu übertragende Daten und/oder einen Zeiger auf zu übertragende Daten sowie eine Länge der Daten angibt;Überprüfen, ob ein Zugriff auf die Eingabe-/Ausgabefunktion auf einer Adressraum- und auf einer Gastinstanzebene erlaubt ist, wobei der Gast auf dem Datenverarbeitungssystem (210) ausgeführt wird;Abschließen der Eingabe-/Ausgabe-Speicheranweisung (30), bevor eine Ausführung der Eingabe-/Ausgabe-Speicheranweisung (30) in einem Systemnest (18) des Datenverarbeitungssystem (210) abgeschlossen ist, wobei sich das Systemnest (18) von der Datenverarbeitungseinheit (216) unterscheidet, wobei das Systemnest (18) so konfiguriert ist, dass es asynchron Daten von mindestens einer externen Einheit (214) lädt und in dieser bzw. diesen speichert;Bereitstellen, mittels einer System-Firmware (10) der Datenverarbeitungseinheit (216), einer Benachrichtigung an das Betriebssystem durch eine Unterbrechung aufgrund eines Erkennens eines Fehlers während einer asynchronen Ausführung der Eingabe-/Ausgabe-Speicheranweisung (30) in der Datenverarbeitungseinheit (216);separates Erkennen von Fehlern durch eine Analyse- und Wiederholungslogik (54) der Datenverarbeitungseinheit (216), indem die Analyse- und Wiederholungslogik (54) durch die Hardware sicherstellt, dass die Eingabe-/Ausgabe-Speicheranweisung (30) noch nicht an einen Eingabe-/Ausgabebus (22) weitergeleitet wurde, mit dem die externe Einheit (214) per Datenaustauch mit verbunden ist;Festhalten von Speicherinformationen für Wiederholungen der Ausführung der Eingabe-/Ausgabe-Speicheranweisung (30) in einem Wiederholungspuffer (52) der System-Firmware (10);Analysieren von Fehlern und Prüfen auf Wiederholungsmöglichkeit durch die Analyse- und Wiederholungslogik (54);Auslösen einer oder mehrerer Wiederholungen der Ausführung der Eingabe-/Ausgabe-Speicheranweisung (30) durch die Analyse- und Wiederholungslogik (54).