公开(公告)号：DE112021000187T5

公开(公告)日：2022-09-29

申请号：DE112021000187

申请日：2021-01-05

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  GLUSCHENKOV OLEG ,  SULEHRIA YASIR ,  SIL DEVIKA

IPC: H01L27/22 ,  H01L21/428 ,  H01L21/768 ,  H01L23/52 ,  H01L43/08

Abstract: Bitleitungen aus einem grobkörnigen Metall werden über Säulen mit einem magnetischen Tunnelübergang gebildet, die als MRAM-Bits verwendet werden, ohne die magnetischen Eigenschaften der magnetischen Tunnelübergänge maßgeblich zu beeinflussen. Eine Bitleitung aus Kupfer oder einer Kupfer-Legierung mit vergleichsweise kleinen Körnern wird über den Säulen gebildet. Ein Tempern mit einem Laser wird eingesetzt, um die Bitleitung zu schmelzen. Eine nachfolgende Abkühlung und Rekristallisation resultiert in einer Reduktion der Anzahl von Korngrenzen in der Bitleitung und einer Reduktion des effektiven spezifischen elektrischen Widerstands der Bitleitung. Es können mehrere Schmelz-/Abkühl-Zyklen verwendet werden. In einer resultierenden Struktur sind Körner der Bitleitung zu den Säulen vertikal ausgerichtet.

公开(公告)号：DE112020006263T5

公开(公告)日：2022-09-29

申请号：DE112020006263

申请日：2020-12-04

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  HEKMATSHOARTABARI BAHMAN ,  ANDO TAKASHI ,  BALAKRISHNAN KARTHIK

IPC: H01L27/24

Abstract: Eine Resistiver-Arbeitsspeicher(ReRAM)-Struktur mit einem Transistor und zwei Widerständen (1T2R) und ein Verfahren zum Bilden davon schließt Bilden eines vertikalen Feldeffekttransistors (VFET) ein, der einen epitaktischen Bereich enthält, der über einem Kanalbereich und unter einer dielektrischen Abdeckung angeordnet ist. Der epitaktische Bereich weist zwei gegenüberliegende vorstehende Bereiche mit dreieckiger Form auf, die von -Ebenen begrenzt werden, die horizontal über den Kanalbereich hinausragen. Ein ReRAM-Stapel wird konform auf dem VFET abgeschieden. Der ReRAM-Stapel enthält eine Oxidschicht, die direkt über dem epitaktischen Bereich angeordnet ist, eine obere Elektrodenschicht direkt über der Oxidschicht und eine Metallfüllung über der oberen Elektrodenschicht. Jeder der beiden gegenüberliegenden vorstehenden Bereiche des epitaktischen Bereichs dient als eine untere Elektrode für den ReRAM-Stapel.

公开(公告)号：DE112020005760T5

公开(公告)日：2022-09-08

申请号：DE112020005760

申请日：2020-10-23

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  EVARTS ERIC RAYMOND ,  MEHTA VIRAT VASAV ,  HEKMATSHOARTABARI BAHMAN

IPC: H01L43/02 ,  G11C11/16 ,  H01L27/22 ,  H01L43/08 ,  H01L43/12 ,  H01S5/026 ,  H01S5/183 ,  H01S5/343

Abstract: Eine Struktur eines löschbaren magnetoresistiven Arbeitsspeichers (MRAM) und Verfahren zur Herstellung davon, enthaltend eine MRAM-Zelle, die zwischen Bitleitungs- und Wortleitungs-Schaltungselementen angeordnet ist, und ein oberflächenemittierendes Laserelement mit vertikaler Kavität (VCSEL), das über der MRAM-Zelle angeordnet ist. Eine Laserabgabe des VCSEL ist auf die MRAM-Zelle gerichtet.

公开(公告)号：AU2021212356A1

公开(公告)日：2022-06-16

申请号：AU2021212356

申请日：2021-01-05

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  GLUSCHENKOV OLEG ,  SULEHRIA YASIR ,  SIL DEVIKA

IPC: H01L43/08

Abstract: Large grain metal bitlines are formed above magnetic tunnel junction pillars used as MRAM bits without materially affecting the magnetic properties of the magnetic tunnel junctions. A copper or copper alloy bitline having relatively small grains is formed over the pillars. Laser annealing is employed to melt the bitline. Subsequent cooling and recrystallization results in a reduction of the number of grain boundaries in the bitline and a reduction in bitline effective resistivity. Multiple melt/cool cycles may be used. Bitline grains are vertically aligned with the pillars in a resulting structure.

公开(公告)号：DE102021129057A1

公开(公告)日：2022-06-09

申请号：DE102021129057

申请日：2021-11-09

Applicant: IBM

Inventor： ANDO TAKASHI ,  REZNICEK ALEXANDER ,  HASHEMI POUYA ,  XIE RUILONG

IPC: H01L45/00 ,  G11C13/00

Abstract: Ein Kreuzschienen-ReRAM, das ein Substrat, eine Mehrzahl von ersten Säulen aufweist, die sich auf der oberen Oberfläche des Substrats parallel zueinander erstrecken, wobei jede der Mehrzahl der ersten Säulen einen Stapel aus einem resistiven Speicher mit wahlfreiem Zugriff (ReRAM-Stapel) aufweist, der aus einer Mehrzahl von Schichten besteht. Eine Mehrzahl von zweiten Säulen, die sich parallel zueinander erstrecken, und sich die Mehrzahl von zweiten Säulen senkrecht zu der Mehrzahl von ersten Säulen erstreckt, wobei sich die Mehrzahl von zweiten Säulen derart auf einer Oberseite der Mehrzahl von ersten Säulen befindet, dass die Mehrzahl von zweiten Säulen die Mehrzahl von ersten Säulen überkreuzt. Eine dielektrische Schicht, die den Zwischenraum zwischen der Mehrzahl von ersten Säulen und der Mehrzahl von zweiten Säulen ausfüllt, wobei sich die dielektrische Schicht in einem direkten Kontakt mit einer Seitenwand von jeder der Mehrzahl von Schichten des ReRAM-Stapels befindet.

公开(公告)号：DE112016000183T5

公开(公告)日：2017-08-24

申请号：DE112016000183

申请日：2016-01-04

Applicant: IBM

Inventor： RIM KERN ,  REZNICEK ALEXANDER ,  LU DARSEN DUANE ,  CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI

IPC: H01L21/8238 ,  H01L21/336 ,  H01L29/78

Abstract: Ein Verfahren zum Herstellen einer Halbleiter-Einheit beinhaltet ein Bereitstellen einer Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur), wobei die SSOI-Struktur eine auf einem Substrat (10) angeordnete dielektrische Schicht (20), eine auf der dielektrischen Schicht (20) angeordnete Silicium-Germanium-Schicht (30) sowie eine direkt auf der Silicium-Germanium-Schicht (30) angeordnete Schicht (40) aus einem spannungsreichen Halbleitermaterial aufweist, ein Bilden einer Mehrzahl von Rippen (43, 45) auf der SSOI-Struktur, ein Bilden einer Gate-Struktur (50) über einen Abschnitt von wenigstens einer Rippe in einem nFET-Bereich hinweg, ein Bilden einer Gate-Struktur (60) über einen Abschnitt von wenigstens einer Rippe in einem pFET-Bereich hinweg, ein Entfernen der Gate-Struktur (60) über den Abschnitt der wenigstens einen Rippe in dem pFET-Bereich hinweg, ein Entfernen der Silicium-Germanium-Schicht (30), die durch das Entfernen freigelegt wurde, sowie ein Bilden einer neuen Gate-Struktur (90) über den Abschnitt der wenigstens einen Rippe in dem pFET-Bereich hinweg, so dass die neue Gate-Struktur (90) den Abschnitt auf allen vier Seiten umgibt.

公开(公告)号：DE112021006064B4

公开(公告)日：2024-12-12

申请号：DE112021006064

申请日：2021-10-25

Applicant: IBM

Inventor： ANDO TAKASHI ,  LEE CHOONGHYUN ,  ZHANG JINGYUN ,  REZNICEK ALEXANDER

IPC: H01L27/092 ,  H01L21/8238 ,  H01L29/06

Abstract: Halbleiterstruktur (100) mit einer asymmetrischen Schwellenspannung entlang eines Kanals (104/106, 104/108) eines Feldeffekttransistors mit vertikalem Transport, VTFET, wobei die Halbleiterstruktur (100) aufweist:einen ersten Satz von Fins (104/106), wobei jede des ersten Satzes von Fins eine Schicht (104) mit einem geringen Germaniumgehalt und eine Schicht (106) aus einem ersten Material aufweist, die auf der Schicht (104) mit dem geringen Germaniumgehalt gebildet ist, wobei die Schicht (104) mit dem geringen Germaniumgehalt Siliziumgermanium, SiGe, mit einem Ge-Gehalt von ≤ 20% ist, und die Schicht (106) aus einem ersten Material aus Silizium oder kohlenstoffdotiertem Siliziummaterial ist;einen zweiten Satz von Fins (104/108), der benachbart zu dem ersten Satz von Fins ist, wobei jede des zweiten Satzes von Fins die Schicht (104) mit dem geringen Germaniumgehalt und eine Schicht (108) mit einem hohen Germaniumgehalt aufweist, die auf der Schicht (104) mit dem geringen Germaniumgehalt für jede des zweiten Satzes von Fins gebildet ist, wobei die Schicht (108) mit einem hohen Germaniumgehalt aus SiGe mit einem Ge-Gehalt von ≥ 40% ist;ein erstes Metall-Gate (125) mit einem hohen κ, das über dem ersten Satz von Fins angeordnet ist;ein zweites Metall-Gate (126) mit einem hohen κ, das über dem zweiten Satz von Fins angeordnet ist,wobei die asymmetrische Schwellspannung entlang des jeweiligen Kanals bereitgestellt ist, indem ein VTFET in dem ersten Satz von Fins das erste Material als Hauptkanal verwendet und seine Schwellspannung weiterhin in einem unteren Bereich der jeweiligen Finne durch die Schicht (104) mit niedrigem Germaniumgehalt gesteuert wird,und wobei ein VTFET in dem zweiten Satz von Fins die Schicht mit dem hohen Germaniumgehalt als Hauptkanal verwendet und seine Schwellspannung weiterhin in einem unteren Bereich der jeweiligen Finne durch die Schicht (104) mit niedrigem Germaniumgehalt gesteuert wird.

公开(公告)号：AU2021291163A1

公开(公告)日：2022-11-24

申请号：AU2021291163

申请日：2021-06-04

Applicant: IBM

Inventor： LI TAO ,  KANG TSUNG-SHENG ,  XIE RUILONG ,  REZNICEK ALEXANDER ,  GLUSCHENKOV OLEG

IPC: H01L27/088

Abstract: Semiconductor device designs having a buried power rail (602) with a sloped epitaxy buried contact (1702) are provided. In one aspect, a semiconductor FET device includes: at least one gate disposed on a substrate (202); source and drains (906) on opposite sides of the at least one gate, wherein at least one of the source and drains (906) has a sloped surface (1402); a buried power rail (602) embedded in the substrate (202); and a buried contact (1702) that connects the buried power rail (602) to the sloped surface (1402) of the at least one source and drain (906). Sidewall spacers (502) separate the buried power rail (602) from the substrate (202). A top of the sloped surface (1402) of the at least one source and drain (906) is above a top surface of the buried contact (1702).Methods of forming a semiconductor FET device are also provided.

公开(公告)号：DE112020003824T5

公开(公告)日：2022-04-28

申请号：DE112020003824

申请日：2020-09-22

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  SIL DEVIKA ,  GLUSCHENKOV OLEG ,  SULEHRIA YASIR

IPC: H01L27/22 ,  H01L21/425 ,  H01L43/08

Abstract: Ein gehärtetes Lückenfüller-Dielektrikumsmaterial, welches verbesserte chemische und physikalische Eigenschaften aufweist, ist seitlich benachbart zu einer mehrschichtigen Säule eines magnetischen Tunnelübergangs (MTJ) und einer oberen Elektrodenstruktur einer Speicherstruktur ausgebildet. Das gehärtete Lückenfüller-Dielektrikumsmaterial kann durch Einführen eines bindungsspaltenden Zusatzstoffs in eine unbearbeitete Lückenfüller-Dielektrikumsmaterialschicht durch Ionenimplantation und anschließendes Härten der Lückenfüller-Dielektrikumsmaterialschicht gebildet werden, welche den bindungsspaltenden Zusatzstoff enthält. Das Härten umfasst UV-Härten allein oder UV-Härten in Kombination mit Laser-Tempern. Das Härten, das in der vorliegenden Anmeldung eingesetzt wird, beeinflusst die MTJ-Säule oder die obere Elektrodenstruktur nicht negativ.

公开(公告)号：AU2020392975A1

公开(公告)日：2022-04-28

申请号：AU2020392975

申请日：2020-10-23

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  EVARTS ERIC RAYMOND ,  MEHTA VIRAT VASAV ,  HEKMATSHOARTABARI BAHMAN

IPC: H01L43/12

Abstract: An erasable magnetoresistive random-access memory (MRAM) structure and a method of making the same includes an MRAM cell disposed between bit line and word line circuit elements, and a vertical-cavity surface-emitting laser (VCSEL) element disposed above the MRAM cell. A laser output of the VCSEL is directed toward the MRAM cell.