公开(公告)号：GB2495828A

公开(公告)日：2013-04-24

申请号：GB201218439

申请日：2012-10-15

Applicant: IBM

Inventor： SHAHRJERDI DAVOOD ,  HEKMATSHOARTABARI BAHMAN ,  BEDELL STEPHEN ,  SADANA DEVENDRA ,  SHAHIDI GHAVAM G

IPC: H01L31/0725 ,  H01L31/076 ,  H01L31/18

Abstract: A multi-junction III-V photovoltaic device includes a top cell 10 comprised of at least one III-V compound semiconductor material and a bottom cell 16 in contact with a surface of the top cell. The bottom cell includes a germanium-containing layer 18 in contact with the top cell, an intrinsic hydrogenated silicon-containing layer 20 in contact with a surface of the germanium-containing layer, and a doped hydrogenated silicon-containing layer 22 in contact with a surface of the intrinsic hydrogenated silicon-containing layer. The silicon-containing layers, which may be multilayers and can include one or both of germanium and carbon in different proportions, can be amorphous, nano/micro-crystalline, poly-crystalline or single-crystalline. They provide a back surface field (BSF) structure to the germanium bottom cell to enhance the open circuit voltage of the device. A metallic grid including a plurality of metal fingers 14 and patterned antireflective coatings 12 is located on an upper surface of the top cell 10 and a transparent conductive contact 24 is located on the bottom surface of the bottom cell 16.

公开(公告)号：DE112015000221B4

公开(公告)日：2025-04-17

申请号：DE112015000221

申请日：2015-01-20

Applicant: IBM

Inventor： HEKMATSHOARTABARI BAHMAN ,  SHAHIDI GHAVAM G

IPC: H10D30/87 ,  H10D30/67 ,  H10D30/80 ,  H10D30/83 ,  H10D84/86

Abstract: Übergangs-Feldeffekttransistor, JFET, (100a; 100b; 800a, 800b, 1020; 1200a; 1200b), der aufweist:einen Kanal-Bereich; undeinen Gate-Bereich;wobei:der Gate-Bereich einen ersten Gate-Sub-Bereich und einen zweiten Gate-Sub-Bereich beinhaltet;der erste Gate-Sub-Bereich einen Übergang mit dem Kanal-Bereich bildet;der zweite Gate-Sub-Bereich einen Übergang mit dem ersten Gate-Sub-Bereich bildet;der Kanal-Bereich und der zweite Gate-Sub-Bereich ein Material (104, 114; 814, 114; 114a-c) eines ersten Leitfähigkeitstyps beinhalten, der ein p-Typ ist; undder erste Gate-Sub-Bereich ein Material (112; 812, 112; 112a-c) eines zweiten Leitfähigkeitstyps beinhaltet, der sich von dem ersten Leitfähigkeitstyp unterscheidet, wobei der Gate-Bereich einen p/i/n/i/p-, p/i/n/p- oder p/n/i/p-Übergang mit dem Kanal-Bereich (114, 110b, 112, 110a, 104; 814, 114, 110b, 812, 112, 110a, 104; 114c-a, 110b, 112a-c, 110a, 104; 1007, 1006, 1003c, 1002b) bildet.

公开(公告)号：DE112012000962B4

公开(公告)日：2020-11-12

申请号：DE112012000962

申请日：2012-01-26

Applicant: IBM

Inventor： HEKMATSHOAR-TABARI BAHMAN ,  KHAKIFIROOZ ALI ,  REZNICEK ALEXANDER ,  SADANA DEVENDRA K ,  SHAHIDI GHAVAM G ,  SHAHRJERDI DAVOOD

IPC: H01L21/205 ,  C23C16/24 ,  C23C16/44 ,  C30B25/04 ,  H01L21/32

Abstract: Epitaxieverfahren, aufweisend:Bereitstellen (502) eines kristallinen Substratmaterials (102);Anwachsen (504) eines Isolators (108) auf dem Substratmaterial (102);Öffnen (506) des Isolators (108), um frei liegende Bereiche des Substratmaterials (102) zu bilden;Abscheiden (512) von Silicium auf den frei liegenden Bereichen des Substratmaterials, um in einem Niedertemperaturverfahren auf den frei liegenden Bereichen epitaxiales Silicium (302) zu bilden und in anderen als den frei liegenden Bereichen nicht epitaxiales Silicium (310) zu bilden, wobei eine Abscheidungstemperatur weniger als 250 °C beträgt;Einbringen (518) eines Dotierstoffs mit einem Gasverhältnis, wodurch ein dotiertes epitaxiales Silicium bereitgestellt wird, wobei eine hohe Dotierstoffaktivierung höher als 1 x 1020cm-3erhalten wird; undÄtzen des nicht epitaxialen Siliciums unter Verwendung eines Plasmas, um die epitaxiale Abscheidung von Silicium über den frei liegenden Bereichen zu unterstützen,wobei das selektive epitaxiale Anwachsen durch Abwechseln der Abscheidungs- und Ätzschritte bereitgestellt wird.

公开(公告)号：GB2503173A

公开(公告)日：2013-12-18

申请号：GB201317258

申请日：2012-02-25

Applicant: IBM

Inventor： LIU ZIHONG ,  SHAHIDI GHAVAM G

IPC: H01L21/8234 ,  H01L21/84 ,  H01L23/528 ,  H01L27/088 ,  H01L27/12 ,  H01L29/786

Abstract: Integrated circuit multilayer integration techniques are provided. In one aspect, a method of fabricating an integrated circuit is provided. The method includes the following steps. A substrate is provided. A plurality of interconnect layers are formed on the substrate arranged in a stack, each interconnect layer comprising one or more metal lines, wherein the metal lines in a given one of the interconnect layers are larger than the metal lines in the interconnect layers, if present, above the given interconnect layer in the stack and wherein the metal lines in the given interconnect layer are smaller than the metal lines in the interconnect layers, if present, below the given interconnect layer in the stack. At least one transistor is formed on a top-most layer of the stack.

公开(公告)号：DE102012211296A8

公开(公告)日：2013-03-28

申请号：DE102012211296

申请日：2012-06-29

Applicant: IBM

Inventor： SHAHRJERDI DAVOOD ,  BEDELL STEPHEN W ,  SHAHIDI GHAVAM G ,  HEKMATSHOAR-TABARI BAHMAN ,  SADANA DEVENDRA K

IPC: H01L31/18 ,  H01L31/072 ,  H01L31/0747

公开(公告)号：GB2346260B

公开(公告)日：2004-01-28

申请号：GB0001370

申请日：2000-01-24

Applicant: IBM

Inventor： AJMERA ATUL ,  LEOBANDUNG EFFENDI ,  RAUSCH WERNER ,  SCHEPIS DOMINIC ,  SHAHIDI GHAVAM G

IPC: H01L27/12 ,  H01L21/74 ,  H01L21/76 ,  H01L21/762 ,  H01L23/52 ,  H01L23/58 ,  H01L29/786

Abstract: A method for forming a substrate contact in a substrate that includes a silicon on insulator region. A shallow isolation trench is formed in the silicon on insulator substrate. The shallow isolation trench is filled. Photoresist is deposited on the substrate. A contact trench is formed in the substrate through the filled shallow isolation trench, silicon on insulator, and silicon substrate underlying the silicon on insulator region. The contact trench is filled, wherein the material filling the contact trench forms a contact to the silicon substrate.

公开(公告)号：DE102017217970A1

公开(公告)日：2018-05-09

申请号：DE102017217970

申请日：2017-10-10

Applicant: IBM

Inventor： HEKMATSHOARTABARI BAHMAN ,  SHAHIDI GHAVAM G

IPC: G06F3/044

Abstract: Eine Vorrichtung weist mehrere Pixelschaltungen zur Berührungs- und Fingerabdruckerfassung auf, die mit einem berührungsempfindlichen Bildschirm integriert sein können. Jede Pixelschaltung weist einen JFET mit einem an eine Kondensatorplatte angeschlossenen Gate auf, wobei die Kondensatorplatte mit dem Gate integriert sein kann und wobei die Kondensatorplatte über eine erste Diode mit einer entsprechenden Auswahlleitung verbunden ist. Des Weiteren weist jeder JFET in den mehreren Pixelschaltungen eine an eine entsprechende Leseleitung angeschlossene Source (oder Drain) und einen über eine zweite Diode an eine entsprechende Auswahlleitung angeschlossenen Drain (oder Source) auf.

公开(公告)号：DE112012000727B4

公开(公告)日：2014-11-06

申请号：DE112012000727

申请日：2012-02-25

Applicant: IBM

Inventor： LIU ZIHONG ,  SHAHIDI GHAVAM G

IPC: H01L23/528 ,  B82Y40/00 ,  H01L21/336 ,  H01L21/768 ,  H01L21/8234 ,  H01L29/16

Abstract: Verfahren zum Herstellen eines integrierten Schaltkreises, das die Schritte aufweist: Bereitstellen eines Substrats; Bilden einer Vielzahl von Zwischenverbindungsschichten auf dem Substrat, die in einem Stapel angeordnet sind, wobei jede Zwischenverbindungsschicht eine oder mehrere Metallleitungen aufweist, wobei die Metallleitungen in einer gegebenen der Zwischenverbindungsschichten größer als die Metallleitungen in den Zwischenverbindungsschichten, wenn vorhanden, über der gegebenen Zwischenverbindungsschicht in dem Stapel sind und wobei die Metallleitungen in der gegebenen Zwischenverbindungsschicht kleiner als die Metallleitungen in den Zwischenverbindungsschichten, wenn vorhanden, unter der gegebenen Zwischenverbindungsschicht in dem Stapel sind; und Bilden wenigstens eines Transistors auf einer obersten Schicht des Stapels.

公开(公告)号：DE112012003057T5

公开(公告)日：2014-06-12

申请号：DE112012003057

申请日：2012-03-12

Applicant: IBM

Inventor： HEKMATSHOAR-TABARI BAHMAN ,  HOPSTAKEN MARINUS ,  PARK DAE-GYU ,  SADANA DEVENDRA K ,  SHAHIDI GHAVAM G ,  SHAHRJERDI DAVOOD

IPC: H01L21/265

Abstract: Ein Verfahren zum Ausbilden eines Halbleitermaterials einer Photovoltaikeinheit, das ein Bereitstellen einer Fläche eines Materials, das hydriertes, amorphes Silicium enthält, und ein Tempern des Materials, das hydriertes, amorphes Silicium enthält, in einer Deuterium enthaltenden Atmosphäre beinhaltet. Deuterium aus der Deuterium enthaltenden Atmosphäre wird in das Gitter des Materials, das hydriertes, amorphes Silicium enthält, durch die Fläche des Materials eingebracht, das hydriertes, amorphes Silicium enthält. Bei einigen Ausführungsformen erhöht das Deuterium, das in das Gitter des Materials eingebracht wird, das hydriertes, amorphes Silicium enthält, die Stabilität des Materials, das hydriertes, amorphes Silicium enthält.

公开(公告)号：GB2498854B

公开(公告)日：2014-02-05

申请号：GB201300575

申请日：2013-01-14

Applicant: IBM

Inventor： SHAHRJERDI DAVOOD ,  HEKMATSHOARTABARI BAHMAN ,  SADANA DEVENDRA K ,  SHAHIDI GHAVAM G

IPC: H01L29/66 ,  H01L21/84 ,  H01L27/12 ,  H01L29/10 ,  H01L29/80

Abstract: Improved semiconductor substrates are provided that employ a wide bandgap material between the channel and the insulator. A semiconductor substrate comprises a channel layer comprised of a III-V material; an insulator layer; and a wide bandgap material between the channel layer and the insulator layer, wherein a conduction band offset (DeltaEc) between the channel layer and the wide bandgap material is between 0.05 eV and 0.8 eV. The channel layer can be comprised of, for example, In1-xGaxAs or In1-xGaxSb, with x varying from 0 to 1. The wide bandgap material can be comprised of, for example, In1-yAlyAs, In1-yAlyP, Al1-yGayAs or In1-yGayP, with y varying from 0 to 1.