公开(公告)号：WO2006113077A3

公开(公告)日：2007-04-12

申请号：PCT/US2006011558

申请日：2006-03-30

Applicant: IBM ,  BERNSTEIN KERRY ,  SLEIGHT JEFFREY W ,  YANG MIN

Inventor： BERNSTEIN KERRY ,  SLEIGHT JEFFREY W ,  YANG MIN

IPC: H01L27/12

CPC classification number: H01L27/1203 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/0922 ,  H01L27/1207

Abstract: The present invention provides a semiconducting structure including a substrate having an SOI region and a bulk-Si region, wherein the SOI region and the bulk-Si region have a same or differing crystallographic orientation; an isolation region separating the SOI region from the bulk-Si region; and at least one first device located in the SOI region and at least one second device located in the bulk-Si region. The SOI region has an silicon layer atop an insulating layer. The bulk-Si region further comprises a well region underlying the second device and a contact to the well region, wherein the contact stabilizes floating body effects. The well contact is also used to control the threshold voltages of the FETs in the bulk-Si region to optimized the power and performance of circuits built from the combination of the SOI and bulk-Si region FETs.

Abstract translation: 本发明提供了一种半导体结构，其包括具有SOI区域和体积-Si区域的衬底，其中SOI区域和体积-Si区域具有相同或不同的晶体取向; 将SOI区域与体Si区域分离的隔离区域; 以及位于SOI区域中的至少一个第一器件和位于本体Si区域中的至少一个第二器件。 SOI区域在绝缘层顶部具有硅层。 体硅区域还包括位于第二器件下面的阱区域和与阱区域的接触，其中接触稳定浮体效应。 阱接触还用于控制体Si区域中的FET的阈值电压，以优化从SOI和体硅区域FET的组合构建的电路的功率和性能。

公开(公告)号：DE102016105486B4

公开(公告)日：2019-10-17

申请号：DE102016105486

申请日：2016-03-23

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GUILLORN MICHAEL A ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L21/8234 ,  B82Y10/00 ,  H01L27/088 ,  H01L29/775

Abstract: Verfahren zum Bilden einer Komplementär-Metall-Oxid-Halbleiter(CMOS)-Einheit, die mehrere, auf Nanodrähten beruhende Transistoren mit unterschiedlichen Schwellenspannungen aufweist, wobei das Verfahren die Schritte aufweist:- Bereitstellen eines Wafers, der eine Oxidschicht (104; 1404) auf einem Substrat (102; 1402) aufweist;- Bilden von Nanodrähten (702; 1502) und Pads auf dem Wafer, wobei die Pads an entgegengesetzten Enden der Nanodrähte angebracht sind und die Nanodrähte an dem Wafer verankern und wobei die Nanodrähte eine einheitliche Abmessung aufweisen und in variierenden Höhen über der Oxidschicht (104; 1404) aufgehängt sind; und- Bilden von Gate-Stapeln der auf Nanodrähten beruhenden Transistoren, die wenigstens teilweise Teilbereiche von jedem der Nanodrähte umgeben durch:◯ i) Abscheiden eines konformen Gate-Dielektrikums (1002; 2202) sowohl um die Nanodrähte (702; 1502) herum als auch auf dem Wafer unter den Nanodrähten;◯ ii) Abscheiden eines konformen Metalls (1102; 2302) mit Austrittsarbeit auf dem konformen Gate-Dielektrikum (1002; 2202) sowohl um die Nanodrähte (702; 1502) herum, so dass die Nanodrähte von dem Metall vollständig umgeben werden, als auch auf dem Wafer unter den Nanodrähten, wobei eine Menge des konformen Metalls mit Austrittsarbeit, die um die Nanodrähte herum abgeschieden wird, aufgrund der variierenden Höhen variiert wird, in denen die Nanodrähte über der Oxidschicht aufgehängt werden; und◯ iii) Abscheiden einer konformen Schicht aus Poly-Silicium (1202; 2402) auf dem konformen Metall (1102; 2302) mit Austrittsarbeit sowohl um die Nanodrähte (702; 1502) herum als auch auf dem Wafer unter den Nanodrähten.

公开(公告)号：GB2500556A

公开(公告)日：2013-09-25

申请号：GB201313198

申请日：2012-01-10

Applicant: IBM

Inventor： TEKLEAB DANIEL G ,  SLEIGHT JEFFREY W ,  HUNG TRAN H ,  CHIDAMBARRAO DURESETI

IPC: H01L29/775

Abstract: A nanotubular MOSFET device and a method of fabricating the same are used to extend device scaling roadmap while maintaining good short channel effects and providing competitive drive current. The nanotubular MOSFET device includes a concentric tubular inner (61) and outer gate (50) separated from each other by a tubular shaped epitaxially grown silicon layer, and a source (35) and drain (31) respectively separated by spacers (51, 41) surrounding the tubular inner and outer gates. The method of forming the nanotubular MOSFET device includes: forming on a substrate a cylindrical shaped Si layer (30); forming an outer gate surrounding the cylindrical Si layer (30) and positioned between a bottom spacer (41) and a top spacer (51); growing a silicon epitaxial layer on the top spacer adjacent to a portion of the cylindrical shaped Si layer; etching an inner portion of the cylindrical shaped Si forming a hollow cylinder; forming an inner spacer at the bottom of the inner cylinder; forming an inner gate by filling a portion of the hollow cylinder; forming a sidewall spacer adjacent to the inner gate; and etching a deep trench for accessing and contacting the outer gate and drain.

公开(公告)号：DE102012224274A1

公开(公告)日：2013-07-11

申请号：DE102012224274

申请日：2012-12-21

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  COHEN GUY M ,  MAJUMDAR AMLAN ,  SLEIGHT JEFFREY W

IPC: H01L29/788 ,  B82Y10/00 ,  B82Y40/00 ,  H01L27/115 ,  H01L29/792

Abstract: Ein Floating-Gate-Transistor, eine Speicherzelle und ein Verfahren zum Fertigen einer Einheit. Der Floating-Gate-Transistor beinhaltet einen oder mehrere Gategesteuerte Drähte, die eine im Wesentlichen zylindrische Form aufweisen. Der Floating-Gate-Transistor beinhaltet eine erste Gate-Dielektrikumschicht, die die Gate-gesteuerten Drähte zumindest teilweise bedeckt. Der Floating-Gate-Transistor beinhaltet des Weiteren eine Vielzahl von Gate-Kristallen, die unzusammenhängend auf der ersten Gate-Dielektrikumschicht angeordnet sind. Der Floating-Gate-Transistor beinhaltet außerdem eine zweite Gate-Dielektrikumschicht, die die Vielzahl von Gate-Kristallen und die erste Gate-Dielektrikumschicht bedeckt.

公开(公告)号：DE102016105486A1

公开(公告)日：2016-09-29

申请号：DE102016105486

申请日：2016-03-23

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GUILLORN MICHAEL A ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L21/8238 ,  H01L21/28 ,  H01L21/336 ,  H01L27/092 ,  H01L29/775 ,  H01L29/78

Abstract: In einem Aspekt wird ein Verfahren zum Bilden einer CMOS-Einheit mit mehreren Transistoren bereitgestellt, die unterschiedliche Vts aufweist, das beinhaltet: Bilden von Nanodrähten und Pads auf einem Wafer, wobei die Nanodrähte in variierenden Höhen über einer Oxidschicht des Wafers aufgehängt werden; sowie Bilden von Gate-Stapeln der Transistoren, die wenigstens teilweise Teilbereiche von jedem der Nanodrähte umgeben durch: i) Abscheiden eines konformen Gate-Dielektrikums um die Nanodrähte herum und auf dem Wafer unter den Nanodrähten; ii) Abscheiden eines konformen Metalls mit Austrittsarbeit auf dem konformen Gate-Dielektrikum um die Nanodrähte herum und auf dem Wafer unter den Nanodrähten, wobei eine Menge des konformen Metalls mit Austrittsarbeit, die um die Nanodrähte herum abgeschieden wird, aufgrund der variierenden Höhen variiert wird, in denen die Nanodrähte über der Oxidschicht aufgehängt werden; und iii) Abscheiden einer konformen Schicht aus Polysilicium auf dem konformen Metall mit Austrittsarbeit um die Nanodrähte herum und auf dem Wafer unter den Nanodrähten.

公开(公告)号：DE102012223653A1

公开(公告)日：2013-06-20

申请号：DE102012223653

申请日：2012-12-18

Applicant: IBM

Inventor： GUILLORN MICHAEL A ,  LAUER GEN PEI ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L21/8234

Abstract: Ein Verfahren weist das Bereitstellen eines Substrats, welches mindestens erste und zweite benachbarte Gate-Strukturen auf einer Siliciumfläche des Substrats enthält; das Ätzen einer V-förmigen Nut durch die Siliciumfläche zwischen den benachbarten ersten und zweiten Gate-Strukturen, wobei sich die V-förmige Nut im Wesentlichen von einem Rand der ersten Gate-Struktur zu einem gegenüber liegenden Rand der zweiten Gate-Struktur erstreckt; das Implantieren einer Source/Drain-Zone in die V-förmige Nut und das Silicidieren der implantierten Source/Drain-Zone auf. Der Ätzschritt wird vorzugsweise unter Anwendung eines Verfahrens des chemischen Ätzens mit einem Gas (CVE) auf HCl-Basis durchgeführt, welches an einer Si(111)-Ebene des Siliciumsubstrats (z. B. einer SOI-Schicht) endet. Außerdem wird eine FETs enthaltende Struktur offenbart, welche gemäß dem Verfahren hergestellt wird.

公开(公告)号：DE112011100438T5

公开(公告)日：2013-04-04

申请号：DE112011100438

申请日：2011-03-22

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  BANGSARUNTIP SARUNYA ,  COHEN GUY ,  MAJUMDAR AMIAN

IPC: H01L29/775

Abstract: Eine Invertereinheit beinhaltet einen ersten Nanodraht, der mit dem Kontakt einer Spannungsquelle und einem Massekontakt verbunden ist, eine erste p-leitende Feldeffekttransistor(pFFT)-Einheit, die eine auf dem ersten Nanodraht angeordnete Gate-Elektrode aufweist, und eine erste n-leitende Feldeffekttransistor(nFET)-Einheit, die eine auf dem ersten Nanodraht angeordnete Gate-Elektrode aufweist.

公开(公告)号：DE112013001687B4

公开(公告)日：2022-02-03

申请号：DE112013001687

申请日：2013-05-15

Applicant: IBM

Inventor： CHANG JOSEPHINE ,  SLEIGHT JEFFREY W

IPC: H01L21/8242 ,  H01L27/108

Abstract: Halbleiterstruktur, die aufweist:einen Grabenkondensator (12, 14, 16), der in einem Substrat (8) eingebettet ist und eine innere Elektrode (16), ein Knoten-Dielektrikum (14) sowie eine äußere Elektrode (12) aufweist;eine leitfähige Abdeckstruktur (18), die sich in Kontakt mit der inneren Elektrode befindet und über derselben liegt;einen Halbleiter-Nanodraht (30N), der über einer Isolatorschicht (20) in dem Substrat liegt, wobei der Halbleiter-Nanodraht von einer planaren Oberseite der Isolatorschicht vertikal beabstandet ist und eine Längsrichtung des Halbleiter-Nanodrahts parallel zu der planaren Oberseite der Isolatorschicht ist;einen Source-Bereich (62), der sich mit einem Ende des Halbleiter-Nanodrahts in Kontakt befindet; undeinen source-seitigen Anteil (72) aus einer Metall-Halbleiter-Legierung, der sich mit dem Source-Bereich und der leitfähigen Abdeckstruktur in Kontakt befindet, wobei der source-seitige Anteil (72) aus einer Metall-Halbleiter-Legierung einen Subbereich unterhalb des Source-Bereichs und in Kontakt mit diesem aufweist und einen Subbereich oberhalb und in Kontakt mit diesem.

公开(公告)号：DE102016105373A1

公开(公告)日：2016-09-29

申请号：DE102016105373

申请日：2016-03-22

Applicant: IBM

Inventor： COHEN GUY M ,  LAUER ISAAC ,  REZNICEK ALEXANDER ,  SLEIGHT JEFFREY W

IPC: H01L21/8238 ,  H01L21/02 ,  H01L21/8258 ,  H01L27/092 ,  H01L29/06 ,  H01L29/26 ,  H01L29/775

Abstract: Eine Einheit, umfassend: eine Substratschicht; eine erste Gruppe von Source/Drain-Komponente(n), welche eine nFET(Feldeffekttransistor des n-Typs)-Zone definiert; eine zweite Gruppe von Source/Drain-Komponente(n), welche eine pFET(Feldeffekttransistor des p-Typs)-Zone definiert; einen ersten aufgehängten Nanodraht, der zumindest teilweise über der Substratschicht in der nFET-Zone aufgehängt ist und aus III-V-Material hergestellt ist; und einen zweiten aufgehängten Nanodraht, der zumindest teilweise über der Substratschicht in der pFET-Zone aufgehängt ist und aus Germanium enthaltendem Material hergestellt ist. In einigen Ausführungsformen werden der erste aufgehängte Nanodraht und der zweite aufgehängte Nanodraht durch Hinzufügen geeigneter Nanodrahtschichten oben auf einer Germanium enthaltenden Freigabeschicht und anschließendes Entfernen der Germanium enthaltenden Freigabeschichten hergestellt, so dass die Nanodrähte aufgehängt sind.

公开(公告)号：DE102016204414A1

公开(公告)日：2016-09-22

申请号：DE102016204414

申请日：2016-03-17

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GUILLORN MICHAEL A ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L29/775 ,  H01L21/20 ,  H01L21/283 ,  H01L21/324 ,  H01L29/423

Abstract: Eine Nanodraht-Feldeffekttransistor(FET)-Einheit beinhaltet einen ersten Source-/Drain-Bereich und einen zweiten Source-/Drain-Bereich. Jeder von dem ersten und dem zweiten Source-/Drain-Bereich ist auf einer Oberseite eines Bulk-Halbleitersubstrats ausgebildet. Ein Gate-Bereich ist zwischen den ersten und den zweiten Source-/Drain-Bereich zwischengefügt und befindet sich direkt auf der Oberseite des Bulk-Halbleitersubstrats. Eine Mehrzahl von Nanodrähten ist lediglich in dem Gate-Bereich ausgebildet. Die Nanodrähte hängen über dem Halbleitersubstrat und definieren Gate-Kanäle der Nanodraht-FET-Einheit. Eine Gate-Struktur beinhaltet eine Gate-Elektrode, die in dem Gate-Bereich derart ausgebildet ist, dass sich die Gate-Elektrode mit einer gesamten Oberfläche jedes Nanodrahts in Kontakt befindet.