公开(公告)号：DE102017105549A1

公开(公告)日：2018-09-20

申请号：DE102017105549

申请日：2017-03-15

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH ,  GROSS THOMAS ,  HAERING FRANZISKA ,  NIESSL MARKUS

IPC: H01L23/50 ,  H01L21/283 ,  H01L21/60 ,  H01L23/485

Abstract: Offenbart ist eine Anordnung, die einen Träger mit einer Oberfläche und zumindest einem auf der Oberfläche gebildeten Kontaktpad aufweist. Das zumindest eine Kontaktpad enthält eine Basisschicht und zumindest zwei Schichtstapel, von denen jeder eine Zwischenschicht und eine Lotschicht enthält. Die zumindest zwei Schichtstapel sind derart auf der Basisschicht übereinander angeordnet, dass die Zwischenschicht eines der zumindest zwei Schichtstapel an die Basisschicht angrenzt und die Lotschicht eines anderen der zumindest zwei Schichtstapel eine oberste Schicht des Kontaktpads bildet. Weiterhin wird ein Verfahren zur Erzeugung dieser Art von Anordnung offenbart.

公开(公告)号：DE102014117723A1

公开(公告)日：2016-06-02

申请号：DE102014117723

申请日：2014-12-02

Applicant: INFINEON TECHNOLOGIES AG ,  BOSCH GMBH ROBERT

Inventor： BONART DIETRICH ,  GOERLACH ALFRED

IPC: H01L23/58 ,  H01L21/60 ,  H01L21/66 ,  H01L23/48

Abstract: Verschiedene Ausführungsformen stellen eine Halbleitervorrichtung bereit, wobei die Halbleitervorrichtung einen an einem Substrat ausgebildeten Halbleitervorrichtungs-Chip, wobei der Halbleitervorrichtungs-Chip eine in einer Mitte des Substrats ausgebildete aktive Region und eine Randregion umfasst, die frei von aktiven Komponenten des Halbleitervorrichtungs-Chips ist; und eine Detektionsverdrahtung umfasst, die in der Randregion des Substrats angeordnet ist und die aktive Region zumindest teilweise umgibt, wobei die Detektionsverdrahtung und der Halbleitervorrichtungs-Chip elektrisch voneinander isoliert sind; und wobei die Detektionsverdrahtung und das Substrat über eine Verbindung mit einem hohen elektrischen Widerstand elektrisch miteinander verbunden sind.

公开(公告)号：DE102013108987A1

公开(公告)日：2014-03-13

申请号：DE102013108987

申请日：2013-08-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH

IPC: H01L21/98 ,  H01L21/304 ,  H01L21/82 ,  H01L25/04

Abstract: In einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Ausbilden einer Halbleitervorrichtung auf das Ausbilden eines Vorrichtungsbereichs in einem ersten Bereich eines Halbleitersubstrats (10) und das Ausbilden einer Öffnung in einem zweiten Bereich des Halbleitersubstrats (10). Das Verfahren weist ferner auf das Anordnen eines Halbleiterchips (1) innerhalb der Öffnung und das Ausbilden einer ersten Metallisierungsebene über dem Halbleiterchip (1) und dem Vorrichtungsbereich.

公开(公告)号：DE102013105537A1

公开(公告)日：2013-12-05

申请号：DE102013105537

申请日：2013-05-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： AHLERS DIRK ,  ZUNDEL MARKUS ,  BONART DIETRICH ,  BORUCKI LUDGER

IPC: H01L29/86 ,  H01L29/06 ,  H01L29/78 ,  H02J7/00

Abstract: Die Erfindung betrifft eine mit einem Gate versehene Diode, die Sourcebereiche und einen Drainbereich umfasst, welche beide den gleichen Ladungsträgertyp aufweisen. Die Sourcebereiche grenzen direkt an eine erste Fläche eines Halbleiter-Dies an und der Drainbereich grenzt direkt an eine gegenüberliegende zweite Fläche des Halbleiter-Dies an. Der Drainbereich umfasst einen Driftbereich, welcher in einer Epitaxieschicht des Halbleiter-Dies gebildet ist. Basisbereiche eines zweiten Ladungsträgertyps, welcher zu dem ersten Ladungsträgertyp entgegengesetzt ist, sind zwischen den Drainbereichen und den Sourcebereichen vorgesehen. Der Driftbereich umfasst ferner Anpassungsbereiche, die direkt an einen Basisbereich angrenzen und zwischen einem entsprechenden Basisbereich und der zweiten Fläche angeordnet sind. Eine Nettodotierkonzentration in dem Anpassungsbereich ist zumindest das zweifache der Nettodotierkonzentration in dem zweiten Unterbereich. Die Anpassungsbereiche legen in genauer Weise die Durchbruchspannung in Sperrrichtung fest.

公开(公告)号：DE102006023731B4

公开(公告)日：2008-04-17

申请号：DE102006023731

申请日：2006-05-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HARTNER WALTER ,  BONART DIETRICH ,  MEISER ANDREAS ,  GROSS THOMAS

IPC: H01L21/74 ,  H01L21/76 ,  H01L21/768 ,  H01L29/78

公开(公告)号：DE102006029701A1

公开(公告)日：2008-01-03

申请号：DE102006029701

申请日：2006-06-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： MEISER ANDREAS ,  HARTNER WALTER ,  GRUBER HERMANN ,  BONART DIETRICH ,  GROSS THOMAS

IPC: H01L21/762

Abstract: The component has a substrate (2) of conducting type and a buried semiconductor layer (3) of other conducting type is arranged on the substrate. The buried semiconductor layer is part of a semiconductor function unit. The insulation structure has a trench and an electrically conducting contact to the substrate. The electrically conducting contact to the substrate is insulated electrically from the functional unit semiconductor layer (4) and the buried layer by a trench. An independent claim is also included for the method for manufacturing of semiconductor components consists of a semiconductor body.

公开(公告)号：DE102006015132A1

公开(公告)日：2007-10-11

申请号：DE102006015132

申请日：2006-03-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHWETLICK WERNER ,  HARTNER WALTER ,  GOTTINGER REINHARD ,  BONART DIETRICH

IPC: H01L29/40 ,  H01L21/74

Abstract: The structure has an electrically insulated deep trench isolation (4) with a semiconductor substrate, and a single-crystal semiconductor layer that is arranged at the semiconductor substrate and a heavily doped buried layer (3). A set of low impedance contacts varies from a surface of the semiconductor layer till the buried layer is in the form of diffusion areas such as decreaser-contact. The deep trench isolation has a meander-shaped course formed in control of bays (8), such that one of the diffusion areas is arranged in one of the bays. An independent claim is also included for a method for manufacturing a semiconductor structure.

公开(公告)号：DE102005030638A1

公开(公告)日：2007-01-11

申请号：DE102005030638

申请日：2005-06-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH ,  HARTNER WALTER ,  GRUBER HERMANN ,  MEISER ANDREAS

IPC: H01L27/08 ,  H01L21/28 ,  H01L21/762

公开(公告)号：DE10137341A1

公开(公告)日：2003-02-27

申请号：DE10137341

申请日：2001-07-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH ,  VOIGT PETER

IPC: H01L21/225 ,  H01L21/8242 ,  H01L27/108

Abstract: Process for forming a diffusion region, especially a diffusion contact, in a semiconductor substrate (20) comprises: (a) providing a first conducting region (30, 32) and a second conducting region (40) separately from each other through an intermediate region (25) of the substrate; (b) forming the diffusion region (50) in the intermediate region between the conducting regions by thermal diffusion of a doping agent (P) in the intermediate region; and (c) thermally initiating a conversion process in a partial region of the intermediate region. Preferably the conversion process is a chemical conversion, crystallization or oxidation process. A bulk silicon substrate, p-doped silicon or similar is used as semiconductor substrate, intermediate layer and/or partial region of the substrate. The doping agent is made from phosphorous.

公开(公告)号：DE102015121066B4

公开(公告)日：2021-10-28

申请号：DE102015121066

申请日：2015-12-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BONART DIETRICH

IPC: H01L25/065 ,  H01L21/50 ,  H01L21/66 ,  H01L23/482

Abstract: Halbleiterbaugruppe (100, 500), die umfasst:ein erstes Halbleitersubstrat (110, 510) mit einer ersten Hauptoberfläche (110A, 510A) und einer zweiten Hauptoberfläche (110B, 510B);ein zweites Halbleitersubstrat (150, 550) mit einer ersten Hauptoberfläche (150A, 550A) und einer zweiten Hauptoberfläche (150B, 550B), wobei die erste Hauptoberfläche (110A, 550A) des ersten Halbleitersubstrats (110, 550) der zweiten Hauptoberfläche (150B, 550B) des zweiten Halbleitersubstrats (150, 550) zugewandt ist;eine Vielzahl erster Elektroden (120), die auf der ersten Hauptoberfläche (110A, 550A) des ersten Halbleitersubstrats (110, 550) platziert sind;eine Vielzahl zweiter Elektroden (160), die auf der zweiten Hauptoberfläche (150B, 550B) des zweiten Halbleitersubstrats (150, 550) platziert sind;eine zwischen dem ersten Halbleitersubstrat (110, 510) und dem zweiten Halbleitersubstrat (150, 550) platzierte elektrisch leitende Schicht (130, 530), die mit Löchern (130H, 530H) perforiert ist, wobei jeweils eine erste Elektrode (120), ein Loch (130H, 530H) und eine zweite Elektrode (160) zueinander ausgerichtet sind und die ersten Elektroden (120) und die zweiten Elektroden (160) durch die Löcher (130H, 530H) hindurch miteinander elektrisch verbunden sind; undeine Funktionsprüfelektrode (530E), die mit der elektrisch leitenden Schicht (130, 530) elektrisch verbunden ist.