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    Procédé de calcul convolutif intra-mémoire et circuit intégré correspondant
    22.
    发明专利
    Procédé de calcul convolutif intra-mémoire et circuit intégré correspondant 未知

    公开(公告)号：FR3113326B1

    公开(公告)日：2023-01-06

    申请号：FR2008327

    申请日：2020-08-06

    Applicant: ST MICROELECTRONICS ROUSSET ,  ST MICROELECTRONICS SRL

    Inventor： CONTE ANTONINO ,  LA ROSA FRANCESCO

    IPC: G06N3/04 ,  G06F17/16

    Abstract: Le circuit intégré pour le calcul convolutif (CNVL) comprend une matrice (ARR) de points mémoires non volatils (MPTij) comprenant chacun une cellule mémoire résistive à changement de phase (PCMij) couplée à une ligne de bit (BLj), et un transistor bipolaire de sélection (BJTij) couplé en série à la cellule et ayant une borne de base reliée à une ligne de mot (WLi), un circuit convertisseur d’entrée (INCVRT) configuré pour recevoir et convertir des valeurs d’entrée (A1-A4) en signaux de tension (V1-V4) et pour appliquer successivement les signaux de tension (V1-V4) sur des lignes de bit sélectionnées (BL1-BL4) sur des intervalles de temps respectifs (t1-t4), et un circuit convertisseur de sortie (OUTCVRT) configuré pour intégrer sur les intervalles de temps successifs (t1-t4) les courants de lecture (IWL) résultant des signaux de tension (V1-V4) qui polarisent les cellules mémoires résistives à changement de phase respectives (PCMij) et circulant dans des lignes de mots sélectionnées, et pour convertir les courants de lecture intégrés (IWL) en valeurs de sortie (Bi). Figure de l’abrégé : Fig 4

    Dispositif de fonction physiquement non clonable
    24.
    发明专利
    Dispositif de fonction physiquement non clonable 未知

    公开(公告)号：FR3108782A1

    公开(公告)日：2021-10-01

    申请号：FR2002929

    申请日：2020-03-25

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO

    IPC: H01L23/58 ,  H01L27/07

    Abstract: Système comprenant un dispositif de fonction physiquement non clonable (DIS), ledit dispositif (DIS) comprenant : -un premier ensemble (1) de cellules-mémoires non volatiles (CEL) possédant chacune un transistor de sélection enterré dans un substrat semi-conducteur et un transistor d’état du type à appauvrissement ayant une grille de commande et une grille flottante électriquement connectées, les transistors d’état ayant des tensions de seuils effectives respectives appartenant à une distribution aléatoire commune, et- des moyens de traitement (MT) configurés pour délivrer à une interface de sortie (INTS) du dispositif, un groupe de données de sortie (SD) à partir d’une lecture des tensions de seuil effectives des transistors d’état des cellules-mémoires dudit premier ensemble. Figure pour l’abrégé : Fig 1

    DISPOSITIF COMPACT DE MEMOIRE NON VOLATILE DU TYPE A PIEGEAGES DE CHARGE DANS UNE INTERFACE DIELECTRIQUE
    26.
    发明专利
    DISPOSITIF COMPACT DE MEMOIRE NON VOLATILE DU TYPE A PIEGEAGES DE CHARGE DANS UNE INTERFACE DIELECTRIQUE 未知

    公开(公告)号：FR3059458A1

    公开(公告)日：2018-06-01

    申请号：FR1661500

    申请日：2016-11-25

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

    IPC: G11C16/04 ,  H01L27/115

    Abstract: Chaque cellule-mémoire est du type à piégeage de charges dans une interface diélectrique et comprend un transistor d'état (T) sélectionnable par un transistor de sélection vertical enterré dans un substrat et comportant une grille de sélection enterrée. Les colonnes de cellules-mémoires comportent des paires de cellules-mémoires jumelles, les deux transistors de sélection d'une paire de cellules-mémoires jumelles ayant une grille de sélection commune, les deux transistors d'état d'une paire de cellules-mémoires jumelles ayant une grille de commande commune. Le dispositif comprend en outre, pour chaque paire de cellules-mémoires jumelles (Ci,j ;Ci-1,j) une région diélectrique (RDi-1,j) située entre la grille de commande (CGi,i- 1) et le substrat et chevauchant ladite grille de sélection commune (CSGi,i-1 ) de façon à former de part et d'autre de la grille de sélection les deux interfaces diélectriques de piégeage de charges (IDi,j ;IDi-1,j) respectivement dédiées aux deux cellules-mémoires jumelles.

    MEMOIRE PROGRAMMABLE PAR INJECTION DE PORTEURS CHAUDS ET PROCEDE DE PROGRAMMATION D'UNE TELLE MEMOIRE
    30.
    发明专利
    MEMOIRE PROGRAMMABLE PAR INJECTION DE PORTEURS CHAUDS ET PROCEDE DE PROGRAMMATION D'UNE TELLE MEMOIRE 未知

    公开(公告)号：FR3012673B1

    公开(公告)日：2017-04-14

    申请号：FR1360743

    申请日：2013-10-31

    Applicant: ST MICROELECTRONICS ROUSSET

    Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DELALLEAU JULIEN

    IPC: H01L27/115 ,  G11C11/21 ,  H01L29/788

    Abstract: L'invention concerne une mémoire comprenant au moins une ligne de mot (WLi) comprenant une rangée de cellules mémoire à grille divisée (C ) comprenant chacune une section de transistor de sélection comportant une grille de sélection (SG) et une section de transistor à grille flottante comportant une grille flottante (FG) et une grille de contrôle (CG). Selon l'invention, la mémoire comprend un plan de source (SP) commun aux cellules mémoire de la ligne de mot, pour collecter des courants de programmation (Ip) traversant des cellules mémoire lors de leur programmation, et les sections de transistor de sélection des cellules mémoire sont connectées au plan de source (SP). Un circuit de contrôle de courant de programmation (PCCT) est configuré pour contrôler le courant de programmation (Ip) traversant les cellules mémoire en agissant sur une tension de sélection (VS) appliquée à une ligne de sélection (SL).

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