公开(公告)号：FR3104276A1

公开(公告)日：2021-06-11

申请号：FR1913805

申请日：2019-12-05

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： BRIAT GERALD

IPC: G06F1/3234

Abstract: Procédé de contrôle d’alimentation La présente description concerne un procédé de contrôle d’alimentation d’une puce mémoire (106) comportant au moins deux blocs mémoire (116a, 116b), dans lequel chaque bloc mémoire reçoit une commande (SLEEP_U0, SLEEP_U1) de mise en mode de veille distincte de celle de l’autre bloc mémoire, de sorte à être individuellement mis en mode de veille. Figure pour l'abrégé : Fig. 3

公开(公告)号：FR3100907A1

公开(公告)日：2021-03-19

申请号：FR1910189

申请日：2019-09-16

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： GOUEDO PASCAL

IPC: G06F7/02 ,  G06F12/16

Abstract: Test de programme La présente description concerne un procédé comprenant une étape de sélection de zones mémoire (154) à partir de positions d'instructions d'un programme, les instructions occupant chacune un ou plusieurs emplacements mémoire (510), et les zones (154) comprenant pour chaque emplacement mémoire (510) un même nombre de bits, de préférence égal à un ou deux. Figure pour l'abrégé : Fig. 5

公开(公告)号：FR3100629A1

公开(公告)日：2021-03-12

申请号：FR1909968

申请日：2019-09-10

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： DEHAMEL ARNAUD

IPC: G06F13/42 ,  G06F13/14 ,  G06F15/163

Abstract: Communication par bus CAN La présente description concerne un procédé comprenant les étapes de : recevoir des fronts transportés par un bus série (110) et séparés par des multiples d'une même durée ; déterminer une valeur de mesure d'un rapport entre un temps de cycle d'une horloge et ladite durée ; et envoyer des bits sur le bus série (110) en utilisant ladite valeur de mesure. Figure pour l'abrégé : Fig. 1

公开(公告)号：FR3100380A1

公开(公告)日：2021-03-05

申请号：FR1909671

申请日：2019-09-03

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： COFFY ROMAIN ,  BRECHIGNAC RÉMI ,  RIVIERE JEAN-MICHEL

IPC: H01L25/00 ,  H01L21/76 ,  H01L23/28 ,  H01L23/48

Abstract: Dispositif électronique comprenant un substrat diélectrique opaque de support et de confinement (2) qui comprend plusieurs couches laminées les unes au-dessus des autres, dont une couche arrière pleine (3) et un cadre avant (4) qui comprend une paroi périphérique (5, 108) et une cloison intermédiaire (6), de sorte à délimiter, de part et d’autre de cette cloison intermédiaire et au-dessus de la couche arrière pleine, deux cavités (7, 8), des puces électroniques (17, 18) respectivement situées dans les cavités et montées au-dessus de la couche arrière pleine, ces puces incluant des éléments optiques intégrés (21, 22), des connexions électriques (23, 24) entre les puces et des contacts électriques arrière de la couche arrière pleine, des blocs transparents d’encapsulation (35, 36), moulés dans les cavités, dans lesquels les puces sont noyées. Figure pour l’abrégé : Fig 1

公开(公告)号：FR3098622A1

公开(公告)日：2021-01-15

申请号：FR1907851

申请日：2019-07-12

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： GIOVANNI MICHAEL ,  BRIAT GÉRALD

IPC: G06F9/24

Abstract: Le circuit intégré comprend : une unité de traitement (4) ; une mémoire programme (1) stockant des lignes (L1, L2) d’instructions d’un programme destiné à être exécuté par l’unité de traitement, chaque ligne comportant au moins une instruction (INST11, INST12, INST13, INST14, INST21, INST22, INST23, INST24) ; des moyens de mémoire (2) stockant des instructions (INST) de référence interprétables par l’unité de traitement comme étant des instructions de branchement ; l’unité de traitement étant configurée pour émettre séquentiellement des requêtes des différentes lignes d’instructions ; des premiers moyens de comparaison (3) configurés pour déterminer en utilisant les instructions de références si au moins l’une des instructions d’une ligne courante fournie en réponse à la requête correspondante est ou non une instruction de branchement ; et l’unité de traitement (4) étant configurée pour exécuter les instructions de la ligne courante si au moins une instruction est une instruction de branchement avant l’émission d’une requête de la ligne suivante. Figure pour l’abrégé : Fig 1

公开(公告)号：FR3097683A1

公开(公告)日：2020-12-25

申请号：FR1906583

申请日：2019-06-19

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS ROUSSET

Inventor： BOSCHER SAMUEL ,  REBOURS YANN ,  CUENCA MICHEL

IPC: H01L23/485 ,  H01L23/528 ,  H01L23/532

Abstract: Connexion de plusieurs circuits d'une puce électronique Puce électronique (100) comprenant plusieurs circuits (140) reliés par des pistes (160) à une bande commune (150) au moins en partie conductrice reliée à un noeud (130) d'application d'un potentiel fixe. Figure pour l'abrégé : Fig. 1

公开(公告)号：IT201900007398A1

公开(公告)日：2020-11-28

申请号：IT201900007398

申请日：2019-05-28

Applicant: ST MICROELECTRONICS SRL ,  ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS INT NV

Inventor： GEMELLI RICCARDO ,  RANJAN OM ,  DUTEY DENIS

IPC: G06F20060101

公开(公告)号：FR3095296A1

公开(公告)日：2020-10-23

申请号：FR1904169

申请日：2019-04-18

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS ALPS SAS

Inventor： SCHWARTZ LAURENT ,  KAIRE DAVID ,  LOPEZ JEROME

IPC: H01L23/48

Abstract: Centripetal bumping layout The present disclosure relates to a substrate comprising a contact surface having bumps formed thereon, each bump being rotationally asymmetric in the plane of the contact surface, the bumps for example being orientated on the contact surface in a centripetal arrangement, wherein the bumps in a first zone of the contact surface have a first pitch in a first axis and the bumps in a second zone of the contact surface have a second pitch in the first axis, the second pitch being different to the first pitch. Abstract figure : Fig. 7

公开(公告)号：FR3094122A1

公开(公告)日：2020-09-25

申请号：FR1902966

申请日：2019-03-22

Applicant: ST MICROELECTRONICS GRENOBLE 2 ,  ST MICROELECTRONICS ROUSSET

Inventor： PINATEL CHRISTOPHE ,  MAZER SERGE ,  FERRAND OLIVIER

IPC: G06T1/20 ,  G06T1/40 ,  G06T1/60

Abstract: Le dispositif de traitement d’images, comprend au moins un pipeline (PP1, PP2). Chaque pipeline (PP1, PP2) est destiné à traiter des trames de données d’images au rythme d’un débit de trame (DT). Une mémoire interne (9) comporte pour chaque pipeline (PP1, PP2) un jeu de descripteurs (D1PP1, D2PP1, D3PP1, D4PP1, D1PP2, D2PP2, D3PP2) disposés selon un ordre (ORD1, ORD2), chaque descripteur (D1PP1, D2PP1, D3PP1, D4PP1, D1PP2, D2PP2, D3PP2) comportant des informations relatives à une fonction (PV1, PV2, PV3, PV4) destinée à être activée par le pipeline correspondant sur au moins une trame de données d’images, les fonctions associées aux différents descripteurs étant différentes. Des moyens de commande (MC) sont configurés pour, pour chaque pipeline (PP1, PP2), lire le jeu de descripteurs (D1PP1, D2PP1, D3PP1, D4PP1, D1PP2, D2PP2, D3PP2) correspondant de façon séquentielle et cyclique selon ledit ordre (ORD1, ORD2) au rythme d’un descripteur par au moins une trame de données d’images (F1, F2, F3, F4) et mémoriser les informations correspondantes au descripteur lu. Chaque pipeline (PP1, PP2) est configuré pour activer à chaque trame de données d’images (F1, F2, F3, F4) la fonction (PV1, PV2, PV3, PV4) correspondant aux informations mémorisées. Référence : figure 2

公开(公告)号：FR3076659B1

公开(公告)日：2020-07-17

申请号：FR1850083

申请日：2018-01-05

Applicant: ST MICROELECTRONICS GRENOBLE 2

Inventor： AUCHERE DAVID

IPC: H01L21/70 ,  H01L21/02

Abstract: L'invention concerne une entretoise (500) isolante de reprise de contacts entre un boitier (100) pour puce électronique (101) et une carte de raccordement (200), traversée par des vias conducteurs (503) d'axes rectilignes et parallèles en eux.