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    측벽을 이용한 이종접합 바이폴라 트랜지스터 제조방법
    31.
    发明公开
    측벽을 이용한 이종접합 바이폴라 트랜지스터 제조방법 失效
    异型双极晶体管利用框架的装置与制造方法

    公开(公告)号：KR1020080052195A

    公开(公告)日：2008-06-11

    申请号：KR1020070046853

    申请日：2007-05-15

    Applicant: 한국전자통신연구원

    Inventor： 민병규 ,  이종민 ,  김성일 ,  주철원 ,  이경호

    IPC: H01L29/737

    CPC classification number: H01L29/42304 ,  H01L29/66318

    Abstract: A method for fabricating a heterojunction bipolar transistor using a sidewall is provided to avoid an increase of base-collector capacitance generated by a base pad region by separating a base pad from an isolation region including a base electrode. A sub collector layer(150), a collector layer(140), a base layer(130), an emitter layer(120) and an emitter cap layer(110) are formed on a substrate(160). An emitter electrode(210) is formed on the emitter cap layer. The emitter cap layer under the emitter electrode and the emitter layer are etched to expose the base layer. A base electrode(220) is formed on the exposed base layer. The base layer under the base electrode and the collector layer are etched to expose the sub collector layer. A collector electrode(230) is formed on the sub collector layer. The sub collector layer is etched. An insulation layer(320) is formed on the resultant structure. The insulation layer is etched to expose the emitter electrode, the base electrode and the collector electrode. One side of a base pad(420) is formed on the substrate and the other side of the base pad is formed on the base electrode wherein the base pad includes a base connection wire(410) for connecting the one and the other sides of the base pad. In etching the emitter cap layer and the emitter layer, the emitter cap layer and the emitter layer can be etched by a wet etch process in which the emitter layer is etched after the emitter cap layer is etched.

    Abstract translation: 提供一种使用侧壁制造异质结双极晶体管的方法，以通过从包括基极的隔离区域分离基底焊盘来避免基底区域产生的基极集电极电容的增加。 在基板（160）上形成副集电极层（150），集电极层（140），基极层（130），发射极层（120）和发射极盖层（110）。 发射极电极（210）形成在发射极盖层上。 在发射极电极和发射极层之下的发射极帽层被蚀刻以露出基底层。 在露出的基底层上形成基极（220）。 基底下的基底层和集电体层被蚀刻以露出副集电极层。 集电极（230）形成在副集电极层上。 子集电极层被蚀刻。 在所得结构上形成绝缘层（320）。 蚀刻绝缘层以暴露发射极，基极和集电极。 基底垫（420）的一侧形成在基底上，基底垫的另一侧形成在基底电极上，其中基底垫包括用于将第一和第二面连​​接的基底连接线（410） 底座 在蚀刻发射极覆盖层和发射极层时，可以通过湿蚀刻工艺来蚀刻发射极覆盖层和发射极层，其中在发射极帽层被蚀刻之后蚀刻发射极层。

    칩과 이를 이용한 칩 스택 및 그 제조방법
    32.
    发明公开
    칩과 이를 이용한 칩 스택 및 그 제조방법 有权
    芯片，使用其的芯片堆栈及其制造方法

    公开(公告)号：KR1020070035175A

    公开(公告)日：2007-03-30

    申请号：KR1020050089724

    申请日：2005-09-27

    Applicant: 한국전자통신연구원

    Inventor： 주철원 ,  민병규 ,  김성일 ,  이종민 ,  이경호 ,  강영일

    IPC: H01L21/60

    CPC classification number: H01L21/76898 ,  H01L23/481 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/13025 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06541

    Abstract: 본 발명은 칩과 이를 이용한 칩 스택 및 그 제조방법에 관한 것으로, 웨이퍼상에 형성된 적어도 하나 이상의 패드와 상기 패드의 저면이 노출되도록 상기 웨이퍼를 관통하는 비아홀에 상기 웨이퍼의 저면으로부터 일정한 두께까지 돌출되도록 형성된 금속층을 포함하는 복수개의 칩이 적층되되, 상기 각 칩의 패드와 금속층이 서로 마주보도록 접합되어 적층함으로써, 칩의 제조공정이 간편해지고 칩의 성능을 향상시켜줄 뿐만 아니라 칩 스택 시 풋 프린트(foot print)가 작아지는 효과가 있다.
    칩 스택, 웨이퍼, 패드, 비아홀, 플립칩, 범프, 풋 프린트

    Abstract translation: 芯片及使用该芯片的芯片堆栈及其制造方法技术领域本发明涉及一种芯片，使用该芯片的芯片堆栈及其制造方法，更具体地，本发明涉及一种芯片及使用该芯片的芯片堆栈， 通过堆叠包括所形成的金属层的多个芯片，使得每个芯片的焊盘和金属层彼此面对并层叠它们，芯片的制造工艺被简化并且芯片的性能得到改善，另外， 打印）减少。

    이종 접합 쌍극자 트랜지스터 및 그 제조 방법
    33.
    发明公开
    이종 접합 쌍극자 트랜지스터 및 그 제조 방법 失效
    异相双极晶体管及其制造方法

    公开(公告)号：KR1020050063019A

    公开(公告)日：2005-06-28

    申请号：KR1020030094071

    申请日：2003-12-19

    Applicant: 한국전자통신연구원

    Inventor： 민병규 ,  이경호 ,  김성일 ,  이종민 ,  주철원

    IPC: H01L29/737

    CPC classification number: H01L29/66318 ,  H01L29/7371

    Abstract: 이종 접합 쌍극자 트랜지스터의 제조 방법에서, 소자 분리 영역을 정의하기 전에 식각이 용이한 제1 유전체층이 기판 전면에 증착된다. 그리고 제1 유전체층과 부컬렉터층이 식각된 후에 상대적으로 식각이 어렵거나 식각 속도가 느린 제2 유전체층이 기판 전면에 증착된다. 이후, 관통구가 형성된 후 제1 및 제2 유전체층의 식각 특성의 차이를 이용하여 제1 유전체층을 제거한다. 이와 같이 하면, 화합물 반도체와 유전체 절연막(제2 유전체층)의 계면에서 발생하는 전력 이득의 감소를 제거할 수 있다.

    전계 효과 전력 전자 소자 및 그의 제조 방법
    35.
    发明授权
    전계 효과 전력 전자 소자 및 그의 제조 방법 有权

    公开(公告)号：KR102219504B1

    公开(公告)日：2021-02-25

    申请号：KR1020150037280

    申请日：2015-03-18

    Applicant: 한국전자통신연구원

    Inventor： 이종민

    IPC: H01L21/76 ,  H01L29/778 ,  H01L29/10 ,  H01L21/265 ,  H01L29/06 ,  H01L29/20

    Abstract: 신뢰성및 내구성이향상된전계효과전력전자소자의제조방법에관한기술이개시된다. 전계효과전력전자소자의제조방법은소자격리영역및 소자동작영역으로정의된기판상에에피층을형성하는단계, 소자동작영역의에피층을덮고, 제1 방향을따라소정의간격으로위치하는개구부들을가지는마스크패턴을형성하는단계, 마스크패턴이형성된에피층내부는활성영역으로형성하고, 마스크패턴이형성되지않은에피층내부는이온을주입하여비활성영역을형성하는단계, 마스크패턴을제거하는단계, 제1 방향과교차하는제2 방향으로소자동작영역의에피칭내부에형성된비활성영역을사이에두고소자동작영역의에피층상에소스전극과드레인전극을형성하는단계및 소스전극과드레인전극사이의소자동작영역의에피층상에게이트전극을형성하는단계를포함한다.

    반도체 소자 제조 방법
    39.
    发明公开
    반도체 소자 제조 방법 审中-实审
    半导体器件制造方法

    公开(公告)号：KR1020170094814A

    公开(公告)日：2017-08-22

    申请号：KR1020160015725

    申请日：2016-02-11

    Applicant: 한국전자통신연구원

    Inventor： 도재원 ,  김해천 ,  민병규 ,  임종원 ,  강동민 ,  김동영 ,  김성일 ,  신민정 ,  안호균 ,  윤형섭 ,  이상흥 ,  이종민 ,  장유진 ,  정현욱 ,  조규준 ,  주철원

    IPC: H01L29/778 ,  H01L29/16 ,  H01L29/66

    Abstract: 반도체소자는, 기판상에순차적으로제1 반도체층과제2 반도체층을형성하고, 상기제2 반도체층상에그래핀층을형성하고, 상기그래핀층상에서로이격된소스전극과드레인전극을형성하고, 상기소스전극과상기드레인전극을마스크로하여그래핀층을패터닝하고, 상기제2 반도체층상면에절연막을형성하고, 상기제2 반도체층상면에게이트전극을형성함으로써제조될수 있다.

    Abstract translation: 一种半导体器件，其特征在于，在衬底上依次形成第一半导体层的半导体层的第一半导体层，在第二半导体层上形成石墨烯层，在石墨烯层上形成源电极和漏电极， 使用源电极和漏电极作为掩模来图案化石墨烯层;在第二半导体层上形成绝缘膜;以及在第二半导体层上形成栅电极。

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