公开(公告)号：KR1020140078179A

公开(公告)日：2014-06-25

申请号：KR1020120147236

申请日：2012-12-17

Applicant: (재)한국나노기술원

Inventor： 박형호 ,  이근우 ,  신현범 ,  성호근 ,  강호관 ,  신찬수 ,  고철기

IPC: H01L33/22

CPC classification number: H01L33/22 ,  H01L33/32 ,  H01L2933/0083

Abstract: The present invention relates to a method for forming surface unevenness of a semiconductor light emitting diode, capable of improving light extraction efficiency by forming surface unevenness. The method for forming surface unevenness of a semiconductor light emitting diode according to the present invention includes the steps of: forming a resist layer on an upper layer of a semiconductor thin film; performing an imprinting process; performing a dry etching process and a wet etching process; and performing surface texturing of the semiconductor thin film, or includes the steps of: forming a resist layer on an upper layer of a semiconductor thin film; patterning the resist layer by a KrF stepper/scanner or an i-line stepper/i-line scanner; performing a dry etching process and a wet etching process; and performing surface texturing of the semiconductor thin film. According to the present invention, the method can remarkably reproduce to form the surface unevenness, and the surface of the semiconductor thin film is deeply etched to have uniform roughness in the large area. Therefore, the semiconductor thin film can have the maximized surface area, thereby improving optical extraction efficiency of a light emitting diode.

Abstract translation: 本发明涉及一种能够通过形成表面凹凸来提高光提取效率的半导体发光二极管的表面凹凸形成方法。 根据本发明的形成半导体发光二极管的表面不均匀的方法包括以下步骤：在半导体薄膜的上层上形成抗蚀剂层; 执行印记过程; 进行干蚀刻处理和湿蚀刻处理; 并且执行半导体薄膜的表面纹理化，或者包括以下步骤：在半导体薄膜的上层上形成抗蚀剂层; 通过KrF步进/扫描仪或i线步进/ i线扫描仪对抗蚀剂层进行图案化; 进行干蚀刻处理和湿蚀刻处理; 并执行半导体薄膜的表面纹理化。 根据本发明，该方法可以显着地再现以形成表面凹凸，并且半导体薄膜的表面被深刻蚀刻以在大面积上具有均匀的粗糙度。 因此，半导体薄膜可以具有最大化的表面积，从而提高发光二极管的光学提取效率。

公开(公告)号：KR101309506B1

公开(公告)日：2013-09-23

申请号：KR1020110138207

申请日：2011-12-20

Applicant: (재)한국나노기술원

Inventor： 송근만 ,  김종민 ,  신찬수

IPC: H01L33/04 ,  H01L33/16

Abstract: 본 발명은 반도체 발광소자 및 제조 방법에 관한 것으로, 특히 제 1 p형 3족 질화물층 상면에 Mg
x N
y (0＜x≤1, 0＜y≤1)층을 더 포함하는 질화물계 반도체 발광소자 및 제조 방법에 관한 것으로, 질화물계 반도체 발광소자는 베이스 기판, 베이스 기판상에 위치하는 u-질화물층, u-질화물층 상에 위치하는 n형 3족 질화물층, n형 3족 질화물층 상에 위치하는 제 1 p형 3족 질화물층, n형 3족 질화물층과 제 1 p형 3족 질화물층 사이에 형성되는 활성층을 포함한 다중양자우물구조(Multiple Quantum Well, MQW), 제 1 p형 3족 질화물층 상면에 형성되는 Mg
x N
y (0＜x≤1, 0＜y≤1)층, Mg
x N
y (0＜x≤1, 0＜y≤1)층 상면에 형성되는 제 2 p형 3족 질화물층을 포함한다.
나아가, 질화물계 반도체 발광소자 제조 방법은 베이스 기판 상면에 u-질화물층, n형 3족 질화물층, MQW 및 제 1 p형 3족 질화물층을 형성하는 단계, p형 3족 질화물층 상면에 Mg
x N
y (0＜x≤1, 0＜y≤1)층을 형성하는 단계, Mg
x N
y (0＜x≤1, 0＜y≤1)층 상면에 제 2 P형 3족 질화물층을 형성하는 단계를 포함한다.
더 나아가, 제 1 P형 3족 질화물층 또는 제 2 p형 3족 질화물층은 금속유기 화학기상증착 장비(Metalorganic Chemical Vapor Deposition, MOCVD)을 이용하여 500 내지 1200°온도에서 형성된다.
또한, 본 발명의 질화물계 반도체 발광소자는 Mg로 도펀트된 제 1 p형 3족 질화물층 상에 Mg
x N
y (0＜x≤1, 0＜y≤1)층을 형성하여 상기 제 1 p형 3족 질화물층과 상기 Mg
x N
y (0＜x≤1, 0＜y≤1)층이 같은 원료(Mg)를 사용하기 때문에 높은 정공 농도를 보이는 질화물 반도체를 얻을 수 있는 이점이 있다.

公开(公告)号：KR101294000B1

公开(公告)日：2013-08-07

申请号：KR1020110135976

申请日：2011-12-16

Applicant: (재)한국나노기술원

Inventor： 주인찬 ,  박형호 ,  임웅선 ,  최재혁 ,  신찬수 ,  고철기

IPC: H01L33/22

Abstract: 본 발명은 발광다이오드의 제조 방법에 관한 것으로, 더욱 상세하게는 기판 또는 박막 상면에 유전체 마스크와, 유전체 마스크 상면에 임프린트 레진(Imprint resin)을 형성하고, 다각뿔 또는 원뿔 중 어느 하나의 형태를 포함하는 나노 요철 패턴이 형성된 임프린트 스템프(Imprint stemp)를 이용하여 임프린트 레진을 형성하여, 광 추출 효율을 증가시키는 임프린트 스템프를 이용한 발광다이오드 제조 방법에 관한 것으로, 본 발명에 따른 임프린트 스템프를 이용한 발광다이오드 소자는 n-전극, n-전극 하면에 형성되고, 요철 패턴을 포함하는 n형 반도체층, n형 반도체층 하면에 형성되고, 정공과 전자를 발생시켜 빛을 방출하는 활성층, 활성층 하부에 형성된 p형 반도체층, p형 반도체층 하부에 형성되고, 활성층에서 발생한 빛을 반사시키는 결합 금속층, 결합 금속층 하부에 형성된 기판 또는 박막을 포함하는 것을 특징으로 한다.
나아가, n형 반도체층은 다각뿔 또는 원뿔 중 어느 하나의 형상으로 이루어진 요철 패턴을 형성하는 것을 특징으로 하며, 요철 패턴은 오목한 부분의 최하부에서 최상부까지의 높이가 0.1~2.3㎛ 이고, 상기 오목한 부분의 최하부의 선폭이 0.3~3.3㎛의 범위에 속하며, 밀도는 10
7 ~10
10 개/㎠ 인 것을 특징으로 한다.
더 나아가, 요철 패턴은 수직 방향으로 좌우 대칭을 이루고, 요철 패턴의 하부가 상부보다 넓으며, 상기 상부가 상기 n형 반도체층의 수직 방향으로 형성된 것을 특징으로 한다.
따라서, 발광다이오드 소자의 n형 반도체층 상면에 유전체 마스크층과 임프린트 레진을 형성하고, 임프린트 레진 상면을 임프린트 스템프로 가압하고, 열 또는 빛 조사 방법 중 하나 또는 혼용 방법으로 각뿔, 원뿔, 다각기둥 또는 원기둥 모양의 요철 패턴이 생성된 레진 패턴 층을 형성함으로써, 요철 패턴의 상부가 n형 반도체층 또는 p형 반도체층의 수직 방향으로 형성된다.
나아가, n형 반도체층은 다각뿔 또는 원뿔 중 어느 하나의 형상으로 이루어진 요철 패턴을 형성하고, 요철 패턴은 수직 방향으로 좌우 대칭을 이루며, 요철 패턴의 하부가 상부보다 넓고, 상부가 n형 반도체의 수직 방향으로 형성됨으로써, 활성층에서 생성되어 n형 반도체층 요철 패턴에 부딪히는 광자의 입사각 및 반사각은 임계각보다 넓게 형성되고, 광자는 n형 반도체층을 통해 공기층으로 굴절되며, 발광다이오드 광 추출 효율이 증가하게 된다.

公开(公告)号：KR1020130071675A

公开(公告)日：2013-07-01

申请号：KR1020110139021

申请日：2011-12-21

Applicant: (재)한국나노기술원

Inventor： 최재혁 ,  신찬수 ,  김동현 ,  배성주 ,  주인찬

IPC: H01L33/44

CPC classification number: H01L33/44 ,  H01L33/145 ,  H01L2933/0025

Abstract: PURPOSE: A vertical light emitting diode and a manufacturing method thereof are provided to prevent the discharge of leakage current and interference between diode layers by forming a passivation layer on the sidewall of the vertical light emitting diode. CONSTITUTION: A conductive support layer (110) is formed on a p-type electrode (120). A p-type semiconductor layer (130) is formed on the p-type electrode. An active layer (140) is formed on the p-type semiconductor layer. An n-type semiconductor layer (150) is formed on the active layer. A passivation layer (160) is formed between the conductive support layer and the p-type electrode.

Abstract translation: 目的：提供一种垂直发光二极管及其制造方法，以通过在垂直发光二极管的侧壁上形成钝化层来防止漏电流的放电和二极管层之间的干扰。 构成：在p型电极（120）上形成导电支撑层（110）。 p型半导体层（130）形成在p型电极上。 在p型半导体层上形成有源层（140）。 在有源层上形成n型半导体层（150）。 在导电支撑层和p型电极之间形成钝化层（160）。

公开(公告)号：KR1020130010396A

公开(公告)日：2013-01-28

申请号：KR1020110071164

申请日：2011-07-18

Applicant: (재)한국나노기술원

Inventor： 김동현 ,  배성주 ,  주인찬 ,  최재혁 ,  김경태 ,  신찬수

IPC: H01L33/14

CPC classification number: H01L33/145 ,  H01L33/0079 ,  H01L2933/0016

Abstract: PURPOSE: A vertical light emitting diode device of a current stop layer structure and a manufacturing method thereof are provided to improve the productivity of the light emitting diode device and simplify a production process by forming a current stop layer without an additional photolithography process. CONSTITUTION: An n type nitride gallium layer(102) is formed on the lower side of an n type electrode(101). An active layer(103) is formed on the lower side of the n type nitride gallium layer. A p type nitride gallium layer(104) is formed on the lower side of the active layer. A current stop layer(104b) vertically corresponds to an n type electrode region in the p type nitride gallium layer. A metal layer(106) is formed on the lower side of the current stop layer and the lower side of a p type electrode(105).

Abstract translation: 目的：提供一种电流停止层结构的垂直发光二极管器件及其制造方法，以提高发光二极管器件的生产率，并且通过在没有附加光刻工艺的情况下形成电流停止层来简化生产工艺。 构成：n型氮化镓层（102）形成在n型电极（101）的下侧。 在n型氮化镓层的下侧形成有源层（103）。 在有源层的下侧形成p型氮化镓层（104）。 电流停止层（104b）垂直对应于p型氮化镓层中的n型电极区域。 金属层（106）形成在电流停止层的下侧和p型电极（105）的下侧。

公开(公告)号：KR101205836B1

公开(公告)日：2012-11-28

申请号：KR1020110018579

申请日：2011-03-02

Applicant: (재)한국나노기술원

Inventor： 최재혁 ,  신찬수 ,  김동현 ,  배성주 ,  주인찬

IPC: H01L33/36

Abstract: 한정된 크기의 실장용 기판에 더 많은 수의 반도체 발광 소자를 실장할 수 있도록 하는 반도체 발광 소자 어레이 및 그 제조방법에 관한 것이다. 본 발명에 따른 반도체 발광 소자 어레이는, p형 반도체층과 n형 반도체층 사이에 삽입된 반도체 물질의 활성층을 포함하는 수직형 반도체 발광 소자가 행 방향으로 두 개 배치되면서 하나의 n형 패드를 서로 공유하도록 구성된 단위 어레이가 상기 행방향을 따라 1개 이상 배치되는 비대칭 반도체 발광 소자 어레이이다. 본 발명에 따르면, 전류 집중 현상을 감소시키고 전류 퍼짐 효과는 극대화할 수 있다.

公开(公告)号：KR101955935B1

公开(公告)日：2019-03-08

申请号：KR1020160183009

申请日：2016-12-29

Applicant: (재)한국나노기술원

Inventor： 이인근 ,  조영대 ,  신찬수 ,  박원규 ,  고대홍

IPC: H01L29/73 ,  H01L29/66 ,  H01L21/02 ,  H01L21/311 ,  H01L29/40 ,  H01L29/772 ,  H01L29/45

公开(公告)号：KR1020170079438A

公开(公告)日：2017-07-10

申请号：KR1020150190010

申请日：2015-12-30

Applicant: (재)한국나노기술원

Inventor： 신찬수 ,  조영대 ,  박경호 ,  박원규

IPC: H01L21/02 ,  H01L21/20 ,  H01L29/66 ,  H01L29/78 ,  H01L21/205 ,  H01L21/304 ,  H01L21/311

Abstract: 본발명은실리콘(001) 기판상에반도체소자를형성하는방법에관한것으로서, 실리콘(001) 기판상에반도체에피층을성장하는방법에있어서, 실리콘(001) 기판상에전면또는광역시드층을형성하는제1단계와, 상기전면또는광역시드층영역상에패터닝공정을통해상기전면또는광역시드층이노출되도록절연막에의한 ART(Aspect Ratio Trapping)패턴을형성하는제2단계와, 상기전면또는광역시드층에연속하여상기 ART패턴영역상측으로반도체층을성장시키는제3단계를포함하여이루어진것을특징으로하는전면또는광역시드층을이용한실리콘(001) 기판상에반도체에피층을성장하는방법을기술적요지로한다. 이에의해본 발명은, 실리콘(001) 기판상에전면또는광역시드층을형성하고, 전면또는광역시드층상에 ART패턴을형성하여, 실리콘과반도체층간의계면에서발생하는관통전위를트랩시켜결함이없는(defect free) 대면적의반도체소자를제공할수 있으며, 전면또는광역시드층의형성을통해 ART패턴영역내부로반도체층이고르게채워지면서성장하게되어고품위의화합물반도체에피층을제공하는이점이있다.

Abstract translation: 本发明形成硅（001）一种用于在衬底上的半导体生长皮质的方法，所述前部或大都市deucheung在硅（001）衬底涉及一种硅（001）衬底上形成半导体器件的方法 所述一个ART（深宽比捕捉），使得整个表面或城域deucheung在步骤1中，前或大都市deucheung区通过图案化工艺暴露形成图案，整个表面或绝缘膜的大都会deucheung的第二步骤 连续成为在硅（001）基板与所述前或大都市deucheung区域生长在半导体的技术图案皮质的方法，其特征在于，在步骤3用于半导体层生长到技术基体的上侧进行 。 完成的本发明是，在硅（001）形成于前或大都市deucheung在基板上，于前或大都市DE层形成图案ART捕获穿透位错在硅和无缺陷的半导体层表面存在的 作为均匀地填充到半导体层图案区域技术中的高品质的化合物半导体的皮质设置有点（无缺陷的），并且可以提供具有大面积的半导体器件，通过前或大都市deucheung的形成生长。

公开(公告)号：KR1020170078973A

公开(公告)日：2017-07-10

申请号：KR1020150188851

申请日：2015-12-29

Applicant: (재)한국나노기술원

Inventor： 오세웅 ,  박원규 ,  최재혁 ,  신찬수 ,  이태영

IPC: H01L21/02 ,  H01L21/324

Abstract: 본발명은 III-V족화합물활용층형성용기판및 III-V족화합물활용층제조방법에관한것으로, 본발명에따르면실리콘기판의상측면상에 III-V족화합물로완충층을형성시키는 A단계; 상기 A단계에서형성된상기 III-V족화합물완충층의상측면에희생층을형성시키는 B단계; 상기 B단계에서형성된상기희생층의상측에 III-V족화합물로활용층을형성시키는 C단계; 및상기 B단계에서형성된상기희생층을제거하여상기 C단계에서형성시킨상기활용층을분리해내는 D단계; 를포함하므로내부결함의발생이억제된고품질의 III-V족화합물활용층을대면적으로제조할수 있으며, 자원을절약하고, 제조비용을감축시킬수 있는기술이개시된다.

Abstract translation: 本发明涉及III-V族化合物利用层形成板和III-V族化合物利用层制造方法，包括以下步骤：在本发明的硅衬底的上表面上形成III-V族化合物的缓冲层; 在步骤A中形成的III-V族化合物缓冲层一侧形成牺牲层; 在步骤B中形成的牺牲层上形成利用层作为III-V族化合物; （D）去除步骤（B）中形成的牺牲层以分离步骤（C）中形成的利用层; III-V族化合物半导体层可以以高质量大面积制造，抑制了内部缺陷的产生，并且可以降低资源和制造成本。

公开(公告)号：KR101663638B1

公开(公告)日：2016-10-10

申请号：KR1020140150213

申请日：2014-10-31

Applicant: (재)한국나노기술원 ,  한국과학기술연구원 ,  아주대학교산학협력단

Inventor： 전동환 ,  정해용 ,  신찬수 ,  박경호 ,  박원규 ,  김용수 ,  한상욱 ,  문성욱 ,  이인준 ,  김상인

IPC: H01L31/107 ,  H01L31/0304 ,  H01L31/0352

Abstract: 본발명은상기목적을달성하기위한것으로서, 분리된흡수층및 증폭층(separate absorption and multiplication)을갖는애벌랜치포토다이오드에있어서, 상기흡수층은전계가걸린흡수층과도핑된흡수층의조합으로변형형성되고, 상기도핑된흡수층은, 상기전계가걸린흡수층과비흡수층사이에형성되며, 상기전계가걸린흡수층의도핑농도보다상대적으로높은도핑농도를가지는도핑층으로이루어진것을특징으로하는변형된도핑흡수층을이용한애벌랜치포토다이오드를기술적요지로한다. 이에의해, 기존의흡수층에도핑층을추가하여변형된도핑흡수층을형성하여, 주파수특성을유지하면서효율은증가시키는이점이있다.