公开(公告)号：KR100850216B1

公开(公告)日：2008-08-04

申请号：KR1020070065658

申请日：2007-06-29

Applicant: 삼성전자주식회사

Inventor： 이두열 ,  곽판석 ,  정성곤 ,  이중현 ,  이석주 ,  고차원 ,  이지영

IPC: H01L21/027

CPC classification number: G03F7/70466 ,  H01L21/31144 ,  H01L21/32139

Abstract: A method for forming fine patterns of a semiconductor device using a double patterning process is provided to form plural wire lines by using a layout for forming an embossed wire pattern and by patterning a lower layer using a first pattern to form an opening on the lower layer and to form a wire line in the opening. An etching target layer(114) is formed on a substrate(100) including a first region and a second region. Plural first mask patterns(130a) are formed on the etching target layer. The first mask patterns have first pattern density in the first region and second pattern density in the second region. A first capping layer pattern(140a) is formed on the first region to gap-fill a space between two adjacent first mask patterns of the plural first mask patterns. A second capping layer pattern(142a) is formed in the second region to cover a sidewall of the first pattern so that a recess region having a predetermined width remains in the space. Plural second mask patterns(150a) are located on the same level as the first mask pattern in the recess region on the second capping layer. One of a first pattern being comprised of the first capping layer pattern and a second capping layer pattern, and a second pattern being comprised of the first mask pattern and a second mask pattern is removed. The etching target layer is etched by using the selected one pattern as an etching mask.

Abstract translation: 提供一种使用双重图案形成工艺形成半导体器件的精细图案的方法，通过使用用于形成压花线图案的布局并且通过使用第一图案图案化下层以在下层上形成开口来形成多条线 并在开口中形成有线。 在包括第一区域和第二区域的基板（100）上形成蚀刻目标层（114）。 在蚀刻目标层上形成多个第一掩模图案（130a）。 第一掩模图案具有第一区域中的第一图案密度和第二区域中的第二图案密度。 第一覆盖层图案（140a）形成在第一区域上以间隙填充多个第一掩模图案的两个相邻的第一掩模图案之间的空间。 第二覆盖层图案（142a）形成在第二区域中以覆盖第一图案的侧壁，使得具有预定宽度的凹部区域保留在该空间中。 多个第二掩模图案（150a）位于与第二封盖层上的凹部区域中的第一掩模图案相同的高度上。 由第一覆盖层图案和第二覆盖层图案构成的第一图案中的一个以及由第一掩模图案和第二掩模图案构成的第二图案被去除。 通过使用所选择的一个图案作为蚀刻掩模蚀刻蚀刻目标层。

公开(公告)号：KR100817088B1

公开(公告)日：2008-03-26

申请号：KR1020070016797

申请日：2007-02-16

Applicant: 삼성전자주식회사

Inventor： 고차원 ,  남정림 ,  여기성 ,  김상진 ,  정성곤

IPC: H01L21/28

CPC classification number: H01L21/76816 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/32115 ,  H01L21/32134

Abstract: A method for forming a fine metal interconnection pattern of a semiconductor device using a damascene process is provided to easily embody various patterns with different sizes and pitches in a cell array region and a peripheral circuit region by using a layout used for directly patterning a predetermined conductive layer into an embossed pattern. An insulation layer is formed on a substrate(100). A plurality of mold patterns are disposed as a first layout on the insulation layer to expose the insulation layer through a first space. A metal hard mask pattern is formed in the first space by a damascene process. The mold pattern is eliminated. The insulation layer is etched by using the metal hard mask pattern as an etch mask to form a second space penetrating the insulation layer so that an insulation layer pattern(120a) having a positive pattern of the same layout as the first layout is formed. A metal interconnection pattern(150) having the same layout as the first layout is formed in the second space by a damascene process. The metal hard mask pattern and the metal interconnection pattern can include the same material.

Abstract translation: 提供一种使用镶嵌工艺形成半导体器件的精细金属互连图案的方法，以便通过使用用于直接图案化预定导电的布局容易地体现在单元阵列区域和外围电路区域中具有不同尺寸和间距的各种图案 层成为压花图案。 在基板（100）上形成绝缘层。 在绝缘层上设置多个模具图案作为第一布局，以通过第一空间暴露绝缘层。 金属硬掩模图案通过镶嵌工艺形成在第一空间中。 模具图案被消除。 通过使用金属硬掩模图案作为蚀刻掩模来蚀刻绝缘层，以形成穿过绝缘层的第二空间，从而形成具有与第一布局相同布局的正图案的绝缘层图案（120a）。 通过镶嵌工艺在第二空间中形成具有与第一布局相同布局的金属互连图案（150）。 金属硬掩模图案和金属互连图案可以包括相同的材料。

公开(公告)号：KR100725372B1

公开(公告)日：2007-06-07

申请号：KR1020060010714

申请日：2006-02-03

Applicant: 삼성전자주식회사

Inventor： 윤제범 ,  고차원 ,  정명호 ,  여기성 ,  김상진

IPC: H01L21/027

公开(公告)号：KR100684888B1

公开(公告)日：2007-02-20

申请号：KR1020050107902

申请日：2005-11-11

Applicant: 삼성전자주식회사

Inventor： 고차원 ,  정병홍 ,  우상균 ,  남정림 ,  오석환 ,  송재혁 ,  박현 ,  강율

IPC: H01L27/115 ,  H01L21/8247

公开(公告)号：KR1020060071013A

公开(公告)日：2006-06-26

申请号：KR1020040109903

申请日：2004-12-21

Applicant: 삼성전자주식회사

Inventor： 고차원 ,  우상균 ,  오석환 ,  여기성 ,  강현재 ,  신장호

IPC: H01L21/027 ,  H01L21/66

CPC classification number: H01L23/544 ,  G03F7/70633 ,  G03F9/7076 ,  H01L2223/54453 ,  H01L2924/0002 ,  G03F9/7084 ,  H01L22/30 ,  H01L2924/00

Abstract: 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법이 제공된다. 상기 반도체소자는 반도체기판 상에 스크라이브 라인 영역을 구비한다. 상기 스크라이브 라인 영역에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층이 배치된다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들이 배치된다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들이 배치된다. 이 방법은 반도체기판 상에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층을 형성한다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들을 형성한다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들을 형성한다.
중첩도 측정마크, 어미자, 아들자, 라인 공간 패턴, 보호막 링