公开(公告)号：KR1020120066310A

公开(公告)日：2012-06-22

申请号：KR1020100127580

申请日：2010-12-14

Applicant: 삼성전자주식회사

Inventor： 박정희 ,  강만석 ,  호리이히데키 ,  김효정 ,  박정환

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/06 ,  H01L27/1021 ,  H01L27/2409 ,  H01L27/2472 ,  H01L45/04 ,  H01L45/14 ,  H01L45/141 ,  H01L45/142 ,  H01L45/143 ,  H01L45/144 ,  H01L45/148 ,  H01L45/1616 ,  H01L45/1625 ,  H01L45/1641 ,  H01L45/1658 ,  H01L45/1683 ,  G11C13/0004

Abstract: PURPOSE: A method for manufacturing a resistance changeable memory device is provided to improve the stability and reliability of a resistance changeable memory device by doping a resistance changeable material pattern confined by a contact hole with at least one element among a plurality of elements comprising the resistance changeable material pattern. CONSTITUTION: A bottom electrode(160) is formed on a substrate(110). An insulation layer(170) including a first opening unit(175) is formed on the substrate. The first opening unit is filled with a resistance changeable material pattern(180). The resistance changeable material pattern is doped with dopants. A top electrode(200) is formed on the resistance changeable material pattern.

Abstract translation: 目的：提供一种用于制造电阻可变存储器件的方法，以通过将由接触孔限定的电阻变化材料图案掺杂到包括电阻的多个元件中的至少一个元件来提高电阻可变存储器件的稳定性和可靠性 可变材料图案。 构成：底部电极（160）形成在基底（110）上。 在基板上形成包括第一开口单元（175）的绝缘层（170）。 第一开口单元填充有电阻可变材料图案（180）。 电阻可变材料图案掺杂有掺杂剂。 在电阻可变材料图案上形成顶部电极（200）。

公开(公告)号：KR1020100096507A

公开(公告)日：2010-09-02

申请号：KR1020090015412

申请日：2009-02-24

Applicant: 삼성전자주식회사

Inventor： 장종광 ,  조오상 ,  이인근 ,  김효정

IPC: H01L21/3065 ,  H01L21/027

CPC classification number: H01L21/67069 ,  H01J37/32642 ,  H01L21/02087 ,  G03F7/70908 ,  H01L21/68721

Abstract: 웨이퍼가과식각되는것을방지하기위한구조를갖는웨이퍼에지식각장치가제공된다. 웨이퍼에지식각장치는, 챔버와, 챔버내부에위치하고웨이퍼가안착되는척과, 웨이퍼와이격되어웨이퍼상부에배치되는플레이트와, 웨이퍼의에지를따라형성되며플레이트외주부에결합되는에지링을포함하되, 에지링은웨이퍼와이격되어평행면을형성하는링 베이스와, 링베이스로부터돌출되어웨이퍼의에지를웨이퍼의중앙부와격리하는제1 링돌기를포함한다

Abstract translation: 目的：提供晶片边缘蚀刻装置，以防止通过防止等离子体蚀刻气体或蚀刻气体进入晶片的下部而使晶片过度蚀刻。 构成：卡盘（40）布置在腔室内并储存晶片。 板（70）布置在晶片的上部以与晶片分离。 沿着晶片的边缘形成边缘环（61）并与板的外周部分组合。 环形基座与晶片分离并形成平行侧。 第一环突起从环形基座突出并且将晶片的边缘与晶片的中心部分分离。 第一环突起形成为具有比晶片的直径小的直径的环形，并且布置在晶片的边缘的内侧。

公开(公告)号：KR1020070050511A

公开(公告)日：2007-05-16

申请号：KR1020050107776

申请日：2005-11-11

Applicant: 삼성전자주식회사

Inventor： 김효정 ,  유영섭 ,  이공수 ,  유대한 ,  김석재

IPC: H01L21/76

Abstract: 소자 분리 영역을 형성 방법 및 이를 이용한 이미지 소자의 형성 방법에 있어서, 우선, 플라즈마 식각 공정을 통해 반도체 기판에 트렌치를 형성한다. 상기 플라즈마에 의한 상기 트렌치 내측 표면의 손상을 치유하기 위하여 수소 및 산소를 포함하고 상기 수소의 비율이 5 내지 60%인 챔버 분위기 하에서 열처리하여 상기 트렌치의 내측 표면상에 라디칼 산화막을 형성한다. 이어서, 상기 트렌치를 메우도록 상기 기판 상에 소자 분리막을 형성함으로써 소자 분리 영역을 형성한다. 계속해서, 상기 소자 분리 영역으로 형성된 액티브 영역 상에 트랜지스터를 형성하고, 상기 소자 분리 영역과 접하는 액티브 영역 표면 아래에 포토 다이오드를 형성한다. 이때, 상기 플라즈마 식각 공정에 의한 트렌치 내측 표면 손상을 5 내지 60%의 수소 가스를 주입함으로써 상기 트렌치 내측 표면상에 라디칼 산화막을 충분하게 형성함으로써 치유할 수 있다. 따라서, 상기 트렌치 내측의 손상에 의한 이미지 소자의 암신호 생성을 미연에 억제할 수 있다.

公开(公告)号：KR100711520B1

公开(公告)日：2007-04-27

申请号：KR1020050084761

申请日：2005-09-12

Applicant: 삼성전자주식회사

Inventor： 유대한 ,  이공수 ,  이창훈 ,  형용우 ,  이현덕 ,  김효정 ,  오정환 ,  유영섭

IPC: H01L29/78

CPC classification number: H01L27/10894 ,  H01L27/10876 ,  H01L29/4236 ,  H01L29/66621

Abstract: 리세스된 게이트 전극용 구조물과 그 형성 방법 및 리세스된 게이트 전극을 포함하는 반도체 장치 및 그 제조 방법에서, 리세스된 게이트 전극용 구조물은 제1 리세스 및 상기 제1 리세스 하부와 연통하고 상기 제1 리세스보다 넓은 내부 폭을 갖는 제2 리세스를 갖는 기판과, 상기 기판 상부면, 상기 제1 및 제2 리세스의 내벽에 형성된 게이트 산화막과, 상기 제1 리세스의 내부를 채우고, 제1 농도의 불순물이 도핑된 제1 폴리실리콘막과, 상기 제2 리세스의 내부를 채우고, 상기 제1 농도보다 높은 제2 농도의 불순물이 도핑되고 상기 제2 리세스 중심부에 보이드를 포함하는 제2 폴리실리콘막 및 상기 기판 상에 위치하는 게이트 산화막 및 상기 제1 폴리실리콘막 상에 형성되고 제3 농도의 불순물을 갖는 제3 폴리실리콘막을 포함한다. 상기 리세스된 게이트 전극용 구조물을 사용하면 보이드의 위치 이동을 감소시킬 수 있다.

公开(公告)号：KR100669108B1

公开(公告)日：2007-01-15

申请号：KR1020050034519

申请日：2005-04-26

Applicant: 삼성전자주식회사

Inventor： 정은국 ,  김준 ,  김진홍 ,  방석철 ,  강윤승 ,  김효정 ,  양형모 ,  안종선

IPC: H01L21/8244

Abstract: 단결정 실리콘막 및 상기 단결정 실리콘막과 접속하는 콘택 플러그가 구비된스택형 반도체 장치 및 그 제조에서, 상기 스택형 반도체 장치는 단결정 실리콘 기판 상에 형성되고, 최상부 표면으로부터 상기 기판 표면까지 연통된 콘택홀을 갖는 층간 절연막 패턴들이 적층된 층간 절연 구조물과, 상기 층간 절연막 패턴들 사이에 개재되고, 상기 콘택홀에 의해 일부분이 노출되고, 상부 액티브 영역으로 사용하기 위한 단결정 실리콘막 패턴과, 상기 콘택홀의 측벽, 저면 및 상기 단결정 실리콘막 패턴의 노출된 일부분 상에 연속적으로 형성되고, 실리콘과 베리어 금속의 실리사이드 반응을 통하여 획득한 금속 실리사이드막 패턴 및 금속막 패턴을 포함한다. 상기한 스택형 반도체 장치는 금속 또는 금속 실리사이드막이 단결정 실리콘막 패턴으로 침식되는 것을 최소화할 수 있어서 동작 불량이 감소된다.

公开(公告)号：KR1020040088911A

公开(公告)日：2004-10-20

申请号：KR1020030023351

申请日：2003-04-14

Applicant: 삼성전자주식회사

Inventor： 황기현 ,  오정환 ,  김효정 ,  남석우 ,  신원식

IPC: H01L27/108

Abstract: PURPOSE: A capacitor of a semiconductor device and a method for manufacturing the same are provided to reduce leakage current of the capacitor by using a p-type poly Si1-xGex layer stacked on a metal film as an upper electrode. CONSTITUTION: A cylindrical capacitor comprises a lower electrode(40a) formed on a semiconductor substrate(1), a dielectric film(50) formed on the lower electrode, and an upper electrode(60) formed on the dielectric film. The upper electrode is provided with a metal film(52) and a p-type doped poly Si1-xGex layer(54) stacked on the metal film.

Abstract translation: 目的：提供半导体器件的电容器及其制造方法，以通过使用层叠在作为上电极的金属膜上的p型多晶Si1-xGex层来减小电容器的漏电流。 构成：圆柱形电容器包括形成在半导体衬底（1）上的下电极（40a），形成在下电极上的电介质膜（50）和形成在电介质膜上的上电极（60）。 上部电极设置有层叠在金属膜上的金属膜（52）和p型掺杂的多晶Si1-xGex层（54）。

公开(公告)号：KR1020040085925A

公开(公告)日：2004-10-08

申请号：KR1020030020786

申请日：2003-04-02

Applicant: 삼성전자주식회사

Inventor： 고창현 ,  황기현 ,  김효정

IPC: H01L21/20

CPC classification number: H01L21/02299 ,  C23C16/403 ,  C23C16/405 ,  C23C16/45525 ,  C23C16/45536 ,  H01L21/022 ,  H01L21/0228 ,  H01L21/3141 ,  H01L21/3142

Abstract: PURPOSE: A method for forming a thin film of a semiconductor device is provided to activate only particular reaction materials and controls easily reaction conditions by introducing reaction materials onto the semiconductor substrate within a chamber. CONSTITUTION: A semiconductor substrate(110) is loaded into a chamber. A plurality of reaction materials are introduced onto the semiconductor substrate. Molecules of the reaction materials are activated by providing necessary energy. A thin film is formed on an upper surface of the semiconductor substrate by activating the molecules of the reaction materials.

Abstract translation: 目的：提供一种用于形成半导体器件的薄膜的方法，以仅激活特定的反应材料并且通过将反应材料引入室内的半导体衬底上来容易地控制反应条件。 构成：将半导体衬底（110）装载到腔室中。 多个反应材料被引入到半导体衬底上。 通过提供必要的能量激活反应材料的分子。 通过激活反应材料的分子，在半导体衬底的上表面上形成薄膜。