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公开(公告)号：KR1020060087315A
公开(公告)日：2006-08-02
申请号：KR1020050008346
申请日：2005-01-29
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L27/04
CPC classification number: H01L28/75 , H01L27/10817 , H01L27/10852 , H01L28/91
Abstract: 본 발명에 따른 반도체 소자의 커패시터는, 반도체 기판 상에 형성된 커패시터 하부전극, 하부전극 상에 형성된 유전막 및 유전막 상에 형성된 상부전극을 포함한다. 상부전극은 순차 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함하며, 제1 도전층은 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막이고, 제2 도전층은 도프트 폴리실리콘저매늄막이며, 제3 도전층은 제2 도전층보다 저항이 낮은 물질이다.
Abstract translation: 根据本发明的半导体器件的电容器包括形成在半导体衬底上的电容器下电极，形成在下电极上的电介质膜和形成在电介质膜上的上电极。 上部电极的第一导电层依次层叠，形成第二导电层，和一个第三和一个导电层，第一的第一导电层是金属，导电金属氧化物，导电金属氮化物膜或导电金属氮化物氧化物膜，所述第二导电层具有 掺杂的多晶硅低锗膜，并且第三导电层是具有比第二导电层低的电阻的材料。
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公开(公告)号：KR100515052B1
公开(公告)日：2005-09-14
申请号：KR1020020041952
申请日：2002-07-18
Applicant: 삼성전자주식회사
IPC: H01L21/205
CPC classification number: C23C16/45574 , C23C16/45565 , C23C16/4557 , C23C16/45572 , C23C16/481
Abstract: 본 발명은 반도체 웨이퍼 표면에 박막을 형성시키기 위한 반도체 제조 장비에 관한 것으로, 반도체 제조 장비는 공정챔버, 복수 개의 웨이퍼가 적재되는 보우트, 상기 보우트에 적재된 웨이퍼들을 향해 평행하게 가스를 분사하는 샤워 헤드를 구비한다.
본 발명에서 샤워헤드는 반응가스를 열분해하기 위해 내부에 텅스텐 와이어를 구비한다. 따라서 챔버 밖의 일정공간에서 라디칼을 발생시켜 챔버로 공급시키는 경우에 비해 라디칼이 이동과정에서 재결합되는 것을 최소화할 수 있는 효과가 있다. 또한, 샤워헤드내에서 반응가스가 열분해되므로, 매우 높은 온도의 챔버에서 공정이 진행되는 것을 방지할 수 있어 균열이 없는 막의 생성이 가능하다.-
公开(公告)号：KR1020040011838A
公开(公告)日：2004-02-11
申请号：KR1020020044987
申请日：2002-07-30
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: PURPOSE: A method for forming a gate insulating layer of a semiconductor device is provided to simplify a fabrication process by performing a thermal oxidation process after forming a transmission layer pattern on a semiconductor substrate. CONSTITUTION: The first and the second active regions(a,b) are defined by forming an isolation layer(23) on a semiconductor substrate(21). A transmission layer is staked on an entire surface of the semiconductor substrate(21). A transmission layer pattern(25) is formed on the second active region(b) by patterning the transmission layer. A thick oxide layer(27a) and a thin oxide layer(27b) are respectively formed on the first active region(a) and the second active region(b) by performing a thermal oxidation process for the semiconductor substrate(21).
Abstract translation: 目的：提供一种用于形成半导体器件的栅极绝缘层的方法，以通过在半导体衬底上形成透射层图案之后进行热氧化处理来简化制造工艺。 构成：通过在半导体衬底（21）上形成隔离层（23）来限定第一和第二有源区（a，b）。 在半导体衬底（21）的整个表面上放置透射层。 通过对透射层进行构图，在第二有源区（b）上形成透射层图案（25）。 通过对半导体衬底（21）进行热氧化处理，分别在第一有源区（a）和第二有源区（b）上形成厚氧化物层（27a）和薄氧化物层（27b）。
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公开(公告)号：KR1020020009214A
公开(公告)日：2002-02-01
申请号：KR1020000042753
申请日：2000-07-25
Applicant: 삼성전자주식회사
IPC: H01L21/336
Abstract: PURPOSE: A gate stack formation method of semiconductor devices is provided to prevent a generation of voids between a polysilicon layer and a metal silicide by using a CVD(Chemical Vapor Deposition) oxide and a thermal oxide. CONSTITUTION: After forming a gate oxide(410) on a semiconductor substrate(400), a polysilicon layer(420) and a metal silicide film(430) are sequentially formed on the gate oxide(410). A silicon nitride(440) and a silicon oxide(450) are sequentially formed on the metal silicide film. By sequentially etching the silicon oxide, the silicon nitride, the metal silicide film and the polysilicon layer, a gate stack is formed. A CVD oxide(470) is formed on the entire surface of the resultant structure. By performing a thermal oxidation, a thermal oxide(480) is formed at both sidewalls of the polysilicon layer(420) and the metal silicide film(430).
Abstract translation: 目的：提供半导体器件的栅堆叠形成方法，以通过使用CVD（化学气相沉积）氧化物和热氧化物来防止在多晶硅层和金属硅化物之间产生空隙。 构成：在半导体衬底（400）上形成栅极氧化物（410）之后，在栅极氧化物（410）上依次形成多晶硅层（420）和金属硅化物膜（430）。 在金属硅化物膜上依次形成氮化硅（440）和氧化硅（450）。 通过依次蚀刻氧化硅，氮化硅，金属硅化物膜和多晶硅层，形成栅叠层。 在所得结构的整个表面上形成CVD氧化物（470）。 通过进行热氧化，在多晶硅层（420）和金属硅化物膜（430）的两个侧壁处形成热氧化物（480）。
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公开(公告)号：KR100224693B1
公开(公告)日：1999-10-15
申请号：KR1019970005058
申请日：1997-02-19
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 본 발명은 반도체 메모리 장치의 커패시터 제조 방법에 관한 것이다. 본 발명은 스토리지 전극 패턴을 형성하는 단계, 스토리지 전극의 표면에 결정질 HSG 실리콘층을 형성하는 단계, 결정질 HSG 실리콘층이 형성된 결과물상에 결정질 HSG 실리콘층을 덮도록 소정 두께의 산화막을 형성하는 단계, 결정질 HSG 실리콘층에 소정의 이온을 이온주입하여 결정질 HSG 실리콘층을 비정질화시키는 단계, 결과물상의 산화막을 부분적으로 제거하여 비정질 HSG 실리콘층의 일부를 노출시키는 단계, 노출된 비정질 HSG 실리콘층상에 HSG 실리콘층을 재성장시키는 단계, 결과물상의 잔류 산화막을 제거하는 단계로 이루어지는 것을 특징으로 한다.
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Patent Agency Ranking
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公开(公告)号：KR102248419B1
公开(公告)日：2021-05-07
申请号：KR1020140130240
申请日：2014-09-29
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , H01L29/788
Abstract: 3차원반도체메모리소자는기판상에수직으로연장된수직채널구조체, 상기수직채널구조체를둘러싸며상기기판상에수직으로적층된층간절연막들, 상기수직채널구조체를둘러싸며상기층간절연막들사이에배치되고, 상기수직채널구조체에인접한라운드진모서리를포함하는게이트전극들, 및상기게이트전극들및 상기수직채널구조체사이에배치된보조게이트절연패턴들을포함하되, 상기수직채널구조체와접촉하는상기보조게이트절연패턴들의측면들과상기수직채널구조체와접촉하는상기층간절연막들의측면들은공면을이룰수 있다.
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公开(公告)号：KR102237700B1
公开(公告)日：2021-04-08
申请号：KR1020130145724
申请日：2013-11-27
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 상술한본 발명의일 목적을달성하기위한수직형메모리장치는복수의채널어레이들, 전하저장막구조물, 복수의게이트전극들을포함한다. 상기채널어레이는각각이상기제1 방향을따라연장되고, 상기제1 방향및 상기제2 방향에수직한제3 방향에서보았을때 상기기판의제1 영역의중앙부에위치하며, 상기제3 방향을따라복수개로형성된제1 채널들을포함하는제1 채널열(channel column), 상기제3 방향에서보았을때 상기제1 영역의가장자리에위치하며, 상기제1 채널들로부터상기제3 방향과예각을이루는제4 방향에각각배치되는복수의제2 채널들을포함하는제2 채널열 및상기제3 방향에서보았을때 상기제1 영역의가장자리에위치하며, 상기제2 채널들로부터상기제2 방향으로이격되어배치되는복수개의제3 채널들을포함하는제3 채널열을포함한다. 상기전하저장막구조물은상기기판의상면에평행한제2 방향을따라상기각 채널들의측벽상에순차적으로적층된터널절연막패턴, 전하저장막패턴및 블로킹막패턴을포함한다.
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公开(公告)号：KR102101841B1
公开(公告)日：2020-04-17
申请号：KR1020130128773
申请日：2013-10-28
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
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