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公开(公告)号：KR1020010106658A
公开(公告)日：2001-12-07
申请号：KR1020000027503
申请日：2000-05-22
Applicant: 삼성전자주식회사
IPC: H01L21/304
CPC classification number: H01L21/76224 , B24B37/044 , C09G1/02 , H01L21/31053
Abstract: 화학기계적 연마 공정의 수행에 따라 슬러리에 노출되는 표면이 소수성을 띠는 물질층, 예를 들어 폴리실리콘층을 정지막으로 하여, 그 노출 표면이 친수성을 띠는 피연마 물질층, 예를 들어 실리콘산화막을 연마할 시 유용하게 사용할 수 있는 슬러리가 제공되며, 상기 슬러리는 물, 연마입자 및 친수성 작용기와 소수성 작용기를 동시에 갖는 폴리머 첨가제를 포함한다.
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公开(公告)号：KR1020010063830A
公开(公告)日：2001-07-09
申请号：KR1019990061929
申请日：1999-12-24
Applicant: 삼성전자주식회사
IPC: H01L21/76
CPC classification number: H01L21/823462 , H01L27/105 , H01L27/11526 , H01L27/11541
Abstract: PURPOSE: A semiconductor device is provided to ensure high reliability by minimizing the upper surface step of gate insulation films having thicknesses different from each other. CONSTITUTION: A plurality of active areas(1a,1b) are restricted to certain area of a semiconductor substrate(301), and constituted by the first active area(1a) having the surface lower than that of the semiconductor substrate(301) and the second active area(1b) having the surface higher than that of the first active area(1a). The first gate insulation film(305a) is formed on the first active area(1a). The second gate insulation film(305b) is formed on the second active area(1b), and has a thickness smaller than that of the first gate insulation film(305a). An element isolation area(307) is formed among the active areas(1a,1b), and has the bottom lower than that of the first active area(1a). An element isolation film(309) fills the element isolation area(307), and covers the whole side walls of the first gate insulation film(305a) and second gate insulation film(305b).
Abstract translation: 目的：提供半导体器件以通过使具有彼此不同厚度的栅极绝缘膜的上表面台阶最小化来确保高可靠性。 构成：多个有源区（1a，1b）被限制在半导体衬底（301）的特定区域，并且由表面低于半导体衬底（301）的第一有源区（1a）和 第二有源区域（1b）的表面高于第一有源区域（1a）的表面。 第一栅极绝缘膜（305a）形成在第一有源区（1a）上。 第二栅绝缘膜（305b）形成在第二有源区（1b）上，其厚度小于第一栅绝缘膜（305a）的厚度。 在有效区域（1a，1b）之间形成有元件隔离区域（307），并且具有比第一有效区域（1a）低的元件隔离区域。 元件隔离膜（309）填充元件隔离区域（307），并且覆盖第一栅极绝缘膜（305a）和第二栅极绝缘膜（305b）的整个侧壁。
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公开(公告)号：KR100281891B1
公开(公告)日：2001-04-02
申请号：KR1019940032122
申请日：1994-11-30
Applicant: 삼성전자주식회사
IPC: H01L21/027
Abstract: 반도체장치의 배선패턴 형성방법이 개시되어 있다. 마스크패턴을 사용하여 감광재료층과 제1배선물질층이 적층되어 있는 기판에 대해 포토에칭을 수행하여 제1배선패턴을 형성하되, 상기 마스크패턴의 패턴간격이 상기 제1배선패턴 배선선폭의 3배가 되도록 하는 한편, 상기 포토에칭시 상기 기판을 상기 제1배선물질층이 적층된 두께만큼 과도식각한다. 다음, 상기 과도식각된 결과물 전면에 균일한 두께의 절연막을 형성하고, 상기 절연막의 상부에 제2배선물질층을 적층한 후, 상기 제2배선물질층을 상기 제1배선패턴의 표면이 드러날 때까지 식각 또는 연마하여 제2배선패턴을 형성한다.
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公开(公告)号：KR1019980056129A
公开(公告)日：1998-09-25
申请号：KR1019960075393
申请日：1996-12-28
Applicant: 삼성전자주식회사
Inventor： 홍창기
IPC: H01L21/304
Abstract: 기판 모서리 부분도 공정 관리할 수 있는 기판 에지 폴리싱 장치를 개시한다.
기판 모서리의 불필요한 물질을 선택적으로 제거하기 위하여 기판 홀더, 상부 초음파 세정부, 연마부, 연마액 노즐 및 하부 초음파 세정부를 구비한 것을 특징으로 하는 기판 에지 폴리싱 장치를 제공한다.
상기 연마부는 선택적 연마공정을 위하여 기판과 0°이상 360°이하의 접촉 각도를 갖는다.
따라서, 본 발명에 의하면 관리가 안되는 기판의 모서리 부분을 기판 에지 폴리싱 장치의 연마공정을 이용하여 항상 기판 원재료가 노출되게하여 기판 모서리 부분도 공정 관리 영역으로 끌어들이는 효과를 얻게 된다.-
公开(公告)号：KR1019980036066A
公开(公告)日：1998-08-05
申请号：KR1019960054540
申请日：1996-11-15
Applicant: 삼성전자주식회사
Inventor： 홍창기
IPC: H01L21/304
Abstract: 연마공정을 수행하기 위한 반도체 제조장치에 있어서, 두가지 연마막이 반복되어 적층된 구조로 이루어진 연마패드를 구비하는 것을 특징으로 한다. 상기 두가지 연마막은 비슷한 연마특성을 가지면서 서로 다른 약액에서 반응하여 제거된다. 연마공정을 진행함에 있어서, 연마패드의 초기 및 후기의 균일성 특성을 같게 할 수 있다.
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Patent Agency Ranking
公开(公告)号：KR100138305B1
公开(公告)日：1998-06-01
申请号：KR1019940032134
申请日：1994-11-30
Applicant: 삼성전자주식회사
IPC: H01L21/3205
CPC classification number: H01L21/76831 , H01L21/76807 , H01L21/76843 , H01L21/76877 , H01L23/53238 , H01L23/53257 , H01L23/5329 , H01L2924/0002 , H01L2924/00
Abstract: 반도체소자의 배선형성방법이 개시되어 있다. 반도체기판 상에 제1 절연층을 형성하고 상기 제1 절연층을 패터닝한 다음, 하부캐핑층을 형성한다. 이어서, 상기 하부캐핑층 및 제1 절연층을 식각하여 상기 기판을 노출시키는 제1 콘택홀을 형성하고, 베리어층 및 제1 배선층을 적층한 다음, 상기 제1 배선층, 베리어층, 및 하부캐핑층을 상기 제1 절연층이 노출될때까지 CMP하고, CMP가 진행된 상기 결과물 전면에 제2 절연층을 형성한 다음, 상기 제2 절연층 및 제1 절연층을 식각하여 상기 기판을 노출시키는 제2 콘택홀을 형성한다.
본 발명에 의하면, 제1 배선층의 리프팅, 절연막의 찢김현상, 및 콘택홀에서의 턱짐현상등을 방지할 수 있다.-
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公开(公告)号：KR1019980012020A
公开(公告)日：1998-04-30
申请号：KR1019960031035
申请日：1996-07-29
Applicant: 삼성전자주식회사
IPC: H01L21/304
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公开(公告)号：KR1019950007032A
公开(公告)日：1995-03-21
申请号：KR1019930017552
申请日：1993-08-31
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: 저온에서 수행될 수 있고 공정이 간단하며 평탄도 및 증착특성이 우수한 절연층을 얻을 수 있는 반도체장치의 절연층 형성방법 및 그 형성장치가 개시된다. 이를 위하여 하부층의 전기적 극성에 따라 증착률이 달라지는 절연물질을 사용하고, 하부층 즉, 도전층과 하부절연층의 전기적 극성을 달리하도록 표면처리함으로써 도전층과 하부절연층에서의 절연물질의 증착율의 차이를 이용하여 메달전층간절연층이나 금속배선간 절연층을 형성하는 반도체장치의 절연층 형성방법이 제공된다. 또한 상술한 절연층 형성방법을 실시하기 위하여, 서셉터와 가스주입부 사이에 직류전원을 연결한 CVD장치가 제공된다.
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