公开(公告)号：KR100658225B1

公开(公告)日：2006-12-15

申请号：KR1020040108283

申请日：2004-12-17

Applicant: 한국전자통신연구원

Inventor： 한선호 ,  박문양 ,  유현규 ,  김천수

IPC: H04B1/40

CPC classification number: H04B1/405

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 가변 신호처리 주파수대역을 가지는 무선 송수신 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 무선 송수신 장치에서 주파수 합성기를 이용하여 아날로그 신호 처리부에 존재하는 다수의 공진기 중 적어도 하나를 전압제어발진기(VCO)와 동시에 제어하고, 또한, VCO의 주파수와 아날로그 신호 처리부의 공진 주파수가 유리수의 비를 갖게 함으로써, 신호 처리 주파수대역을 가변시킬 수 있게 하는, 가변 신호처리 주파수대역을 가지는 무선 송수신 장치를 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 신호처리 주파수대역의 가변을 위한 무선 송수신 장치에 있어서, 송수신신호의 경로 상에 저잡음 증폭기(LNA), 상향/하향 믹서(UP/Down mixer), 구동 증폭기(DA), 전력 증폭기(PA)를 구비하여 아날로그 신호처리를 수행하되, 상기 각각의 구성요소는 적어도 하나 이상의 공진기를 가지는 아날로그 신호처리 수단; 상기 아날로그 신호처리 수단의 출력신호나 상기 아날로그 신호처리 수단으로 전달할 송신 데이터에 대하여 디지털 신호처리를 수행하기 위한 디지털 신호처리 수단; 및 상기 아날로그 신호처리 수단의 신호처리 주파수 대역을 가변시키기 위하여, 상기 아날로그 신호처리 수단의 공진기로, 국부발진(LO)주파수 신호 및 제어신호를 제공하기 위한 주파수 합성 수단을 포함함.
4. 발명의 중요한 용도
본 발명은 무선 송수신 장치 등에 이용됨.
무선 통신, 공진기, 주파수 합성기, 공진주파수, 공진기 제어, PLL, VCO

公开(公告)号：KR100530739B1

公开(公告)日：2005-11-28

申请号：KR1020010037363

申请日：2001-06-28

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  장재홍 ,  김충기 ,  김성도 ,  윤용식 ,  박필재 ,  김천수 ,  황남 ,  박정우

IPC: H01L29/93

Abstract: 본 발명은 초고주파 집적회로에 사용되는 가변 가능한 수동소자에 관한 것으로서, 병렬 커패시터를 연결하여 버랙터의 직렬저항을 줄임으로써 높은 충실도를 가지도록 한 가변 수동소자 및 그 제조방법에 관한 것이다.
이러한 가변 수동소자는 버랙터와 상기 버랙터의 충실도보다 높은 충실도를 가지는 커패시터를 병렬로 연결함으로써, 버랙터의 직렬저항을 감소시키고 소자 전체의 충실도를 향상시킨다. 이러한 높은 충실도를 가지는 가변 수동소자를 이용하면, 전압제어발진기나 가변 정합회로, 가변 대역통과회로 등의 부품을 집적화할 수 있어서 높은 성능을 가지면서 가격은 낮출 수 있는 잇점이 있다.

公开(公告)号：KR1020040042130A

公开(公告)日：2004-05-20

申请号：KR1020020070287

申请日：2002-11-13

Applicant: 한국전자통신연구원

Inventor： 김천수 ,  박필재 ,  박문양 ,  유현규

IPC: H01L27/04

CPC classification number: H01L28/10 ,  H01F17/0013 ,  H01F21/12 ,  H01L23/5227 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

Abstract: PURPOSE: A stack type variable inductor is provided to be capable of considerably reducing the surface area of an IC(Integrated Circuit) chip. CONSTITUTION: A stack type variable inductor is provided with the first to N-th inductor formed at stacked metal layers and connected with each other in series, the first and second port(Port1,Port2) connected with the uppermost inductor and the lowermost inductor, and at least one switching device(6). At this time, one end portion of the switching device is connected with one out of the ports and the other end portion of the switching device is connected with one out of neighboring serial connection terminals between the first to N-th inductor. Preferably, the metal layer-stacked structure is formed by using a CMOS(Complementary Metal Oxide Semiconductor) technique and an MOSFET(Metal Oxide Semiconductor Field Effect Transistor) is used as the switching device.

Abstract translation: 目的：提供堆叠式可变电感器，以便大大减少IC（集成电路）芯片的表面积。 构成：堆叠型可变电感器具有形成在堆叠金属层上的第一至第N电感器，并且彼此串联连接，第一和第二端口（Port1，Port2）与最上层电感器和最下层电感器连接， 和至少一个开关装置（6）。 此时，开关装置的一端与端口中的一个连接，开关装置的另一端与第一〜第N电感之间的相邻串联连接端子中的一个连接。 优选地，通过使用CMOS（互补金属氧化物半导体）技术形成金属层堆叠结构，并且使用MOSFET（金属氧化物半导体场效应晶体管）作为开关器件。

公开(公告)号：KR1020030039720A

公开(公告)日：2003-05-22

申请号：KR1020010070752

申请日：2001-11-14

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  한선호 ,  박문양 ,  박필재 ,  김남수 ,  김천수 ,  김성도 ,  윤용식

IPC: H01P1/15

CPC classification number: H03H7/0115 ,  H03H2001/0085

Abstract: PURPOSE: A high frequency integrated circuit and an integrated type high frequency semiconductor device are provided to achieve improved performance of the integrated circuit and improved yield rate by allowing for trimming of the high frequency integrated circuit. CONSTITUTION: A high frequency integrated circuit comprises a plurality of inductors(L2 to L2n) serially connected between a high frequency input terminal(RFin) and a high frequency output terminal(RFout); a plurality of capacitors(C1 to C2n+1) having ends connected to the connection nodes between the inductors; a switching unit connected to the other ends of the capacitors and a ground terminal; and a feedback control unit(21) for forming a loop for feeding back the signal output from the high frequency output terminal and controlling the switching unit. The feedback control unit includes a decoding section(52) for determining on/off operation of the switching unit; a feedback section(54) for forming a feedback loop; and a control section(53) for outputting a signal for determining on/off operation of the switching unit to the decoding section.

Abstract translation: 目的：提供高频集成电路和集成型高频半导体器件，通过允许修整高频集成电路来实现集成电路的改进性能和提高的成品率。 构成：高频集成电路包括串联连接在高频输入端（RFin）和高频输出端（RFout）之间的多个电感器（L2〜L2n）。 多个电容器（C1至C2n + 1），其端部连接到电感器之间的连接节点; 连接到电容器的另一端的开关单元和接地端子; 以及反馈控制单元（21），用于形成用于反馈从高频输出端输出的信号并控制切换单元的回路。 反馈控制单元包括用于确定开关单元的接通/断开操作的解码部分（52） 用于形成反馈回路的反馈部分（54）; 以及用于输出用于确定切换单元的接通/断开操作的信号到解码部分的控制部分（53）。

公开(公告)号：KR100340925B1

公开(公告)日：2002-06-20

申请号：KR1020000065358

申请日：2000-11-04

Applicant: 한국전자통신연구원

Inventor： 김천수 ,  유현규 ,  황남 ,  박정우

IPC: H01L29/78

Abstract: 본 발명은 저온 열처리공정으로 저저항 싱커를 형성하여 소자의 면적증가 및 기생성분의 증가를 억제하는데 적합한 고주파용 전력소자에 관한 것으로, 제 1 도전형의 반도체층; 상기 반도체층의 일측에 트렌치구조로 형성된 필드영역; 상기 반도체층의 소정 표면상에 형성된 게이트전극; 상기 필드영역으로부터 상기 게이트전극의 양측을 포함하는 폭으로 측면확산되어 상기 반도체층 표면에 형성된 제 2 도전형의 채널층; 상기 게이트전극의 일측과 상기 필드영역 사이의 상기 채널층내에 형성된 제 2 도전형의 소스영역; 상기 게이트전극의 타측에 소정간격을 두고 상기 반도체층 표면에 형성된 제 2 도전형의 드레인영역; 상기 소스영역을 관통하여 두 개의 소스영역으로 구분하는 트렌치구조의 기둥형태로 상기 반도체층에 접속되는 제 1 도전형의 싱커; 상기 드레인영역과 상기 게이트전극 사이의 상기 반도체층 표면에 형성된 제 2 도전형의 LDD영역; 상기 두 개의 소스영역으로 구분된 상기 소스영역에 접하고 상기 싱커를 통해 상기 반도체층에 전기적으로 접속되는 제 1 금속전극; 및 상기 드레인영역에 접하는 제 2 금속전극을 포함하여 이루어진다.

公开(公告)号：KR1020010064258A

公开(公告)日：2001-07-09

申请号：KR1019990062408

申请日：1999-12-27

Applicant: 한국전자통신연구원

Inventor： 김충환 ,  유현규 ,  김천수 ,  박민 ,  김성도 ,  박문양 ,  한선호 ,  윤용식

IPC: H01F5/00

Abstract: PURPOSE: A high performance active inductor is provided to be used at a low voltage, and attain impedance of an output port higher than when being used an inductor or a resistance as a load of an output port. CONSTITUTION: A condenser(C31) is connected to a gate and a source of an NMOS(m31) in parallel. A resistor(R31) is ground connected with Vdd on the gate of the NMOS(M31). A high performance active inductor is activated with a simple load without requiring an additional circuit. The active inductor supplies a DC necessary for an amplifying termination, such that any additional circuit, for example, a current source, is not needed. A higher impedance is ensured than a case when a resistor is used as a load through an optimization process.

Abstract translation: 目的：提供一种低电压使用的高性能有源电感器，其输出端口的阻抗高于使用电感器或电阻作为输出端口负载时的阻抗。 构成：电容器（C31）并联连接到NMOS（m31）的栅极和源极。 电阻（R31）与NMOS（M31）的栅极上的Vdd接地。 高性能有源电感器通过简单的负载被激活，而不需要额外的电路。 有源电感器提供放大终端所需的DC，使得不需要任何附加电路，例如电流源。 比通过优化过程使用电阻作为负载的情况下，确保更高的阻抗。

公开(公告)号：KR1020010063350A

公开(公告)日：2001-07-09

申请号：KR1019990060412

申请日：1999-12-22

Applicant: 한국전자통신연구원

Inventor： 윤용식 ,  유현규 ,  김천수 ,  박민 ,  박정우 ,  한선호

IPC: H03F3/45

Abstract: PURPOSE: A BALUN(BALanced-to-UNbalanced) circuit for single signals and differential signals using a coupled inductor is provided to reduce a driving loss when D2S and S2D conversions are performed by obtaining an impedance which is higher than a desired frequency since the coupled inductor and a capacitor are connected in parallel. CONSTITUTION: A D2S conversion section(200) includes the inductor(L1), capacitor(Co), and register(R). The inductor(L1), whose left and right winding numbers are same each other, is linked to a voltage source(Vdd) at a central connecting point. The capacitor(Co) discontinues direct current component around and between an end of the inductor(L1) and a load(Vout) and shorts alternating current. The register(R) is linked to the load(Vout). The D2S conversion section(200) generates an absolute sum current(iout) for pair current(i1 and i2) of two ends of the inductor(L1). A S2D conversion section(220) includes an inductor(L2), and N type transistors(N1,N2,Ncs). The inductor(L2), whose left and right winding numbers are same each other, is linked to a ground (Vss) at a central connecting point. The N type transistors(N1,N2) whose gate are linked to two ends of the inductor(L2) and have a differential pair and common source. The N type transistor(Ncs) is linked to the common source of the N type transistors(N1,N2) and acts as a current source. The S2D conversion section(220) generates a reversed voltage(vib) from the input voltage(vin) of an end of the inductor.

Abstract translation: 目的：提供使用耦合电感器的单信号和差分信号的BALUN（平衡不平衡）电路，以便通过获得高于期望频率的阻抗来执行D2S和S2D转换以减少驱动损耗，因为耦合 电感和电容并联。 构成：D2S转换部分（200）包括电感（L1），电容（Co）和寄存器（R）。 其左右绕组数相同的电感器（L1）与中心连接点的电压源（Vdd）相连。 电容器（Co）中断在电感器（L1）的一端和负载（Vout）之间和之间的直流分量并使交流电短路。 寄存器（R）连接到负载（Vout）。 D2S转换部分（200）产生用于电感器（L1）的两端的对电流（i1和i2）的绝对和电流（iout）。 S2D转换部分（220）包括电感器（L2）和N型晶体管（N1，N2，Ncs）。 左右绕组数彼此相同的电感器（L2）在中心连接点连接到地（Vss）。 其栅极连接到电感器（L2）的两端并具有差分对和公共源的N型晶体管（N1，N2）。 N型晶体管（Ncs）与N型晶体管（N1，N2）的公共源连接，作为电流源。 S2D转换部分（220）根据电感器端部的输入电压（vin）产生反向电压（vib）。

公开(公告)号：KR1020010058230A

公开(公告)日：2001-07-05

申请号：KR1019990062446

申请日：1999-12-27

Applicant: 한국전자통신연구원

Inventor： 한선호 ,  유현규 ,  김충환 ,  김천수 ,  박민

IPC: H03L7/00

Abstract: PURPOSE: A frequency synthesizer available to high speed operation is provided to respond to input phase difference rapidly by making narrow distance of time and space based on the past oscillator output frequency. CONSTITUTION: A phase comparison device(10) generates phase difference signal after comparing basis signal and comparative signal. A charge pump(20) generates a voltage signal which has DC component including pulse signal based on the phase difference signal from the phase comparison device(10). A low pass filter(30) makes smooth voltage signal supplied from the charge pump(20) and generates control voltage that high frequency is removed from. A voltage control oscillator(40) outputs output signal which frequency corresponds to value of control voltage. A division circuit(50) feedbacks output signal generated from the control voltage oscillator(40).

Abstract translation: 目的：提供可用于高速运行的频率合成器，以通过基于过去的振荡器输出频率进行窄距离的时间和空间来快速响应输入相位差。 构成：比较基准信号和比较信号之后，相位比较装置（10）产生相位差信号。 电荷泵（20）基于来自相位比较装置（10）的相位差信号产生具有包括脉冲信号的DC分量的电压信号。 低通滤波器（30）使得从电荷泵（20）提供的平滑电压信号产生高频率的控制电压。 电压控制振荡器（40）输出与控制电压值对应的频率的输出信号。 除法电路（50）反馈从控制电压振荡器（40）产生的输出信号。

公开(公告)号：KR100281647B1

公开(公告)日：2001-02-15

申请号：KR1019980052342

申请日：1998-12-01

Applicant: 한국전자통신연구원

Inventor： 김충환 ,  김천수 ,  유현규 ,  박민 ,  김대용

IPC: H04B1/40

Abstract: 본 발명은 CDMA 방식 전력증폭기회로에서의 선형성을 높이기 위한 회로에 관한 것으로서, 특히 능동소자 발룬을 이용한 소신호 선형성 향상을 위한 RF 집적회로에 관한 것이다. 본 발명은, 케스코우드 연결된 2개의 FET(M1, M2)와，각각의 FET에 대하여 직류 게이트 전압 VGG1과 VGG2로 이루어진 케스코우드 증폭기 FET M1의 드레인과 FET M2의 소오스단이 연결된 부분에 게이트가 공유되고, FET M2의 드레인과 드레인이 공유되는 왜곡 발생기로 사용되는 새로운 FET(M3)와, FET M3의 직류 게이트 전압 VGG3와 직류 전류/전압 절연을 위한 캐패시터(C1)로 구성된다. FET M1, M2는 보통의 케스코우드 증폭기에서 신호의 증폭을 위하여 정상 동작점에서 동작하도록 하고 부가된 FET(M3)의 게이트전압(VGG3)을 M1, M2의 동작전압 이하(V3-2 영역)에서 조절하여 추가되는 전력소모가 무시할 수 있는 정도이면서 입력된 신호가 비선형 능동 소자인 FET(M3)를 통과하여 생성된 3차 왜곡 신호를 FET(M2)의 드레인과 공통으로 묶어져서 이 3차 왜곡된 신호가 본래의 통신 신호가 M1, M2의 3차 비선형성에 의하여 생성된 3차 왜곡 신호와 상쇄되어 선형성이 개선된다.

公开(公告)号：KR100276085B1

公开(公告)日：2000-12-15

申请号：KR1019970070314

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  김충환 ,  김천수

IPC: H03F3/20

Abstract: PURPOSE: A power-efficient ultrahigh frequency CMOS(complementary metal oxide semiconductor) amplifier is provided to reduce RF(radio frequency) chip cost and to regulate amplifier efficiency by randomly the regulating bias voltage of active elements. CONSTITUTION: The source of a first amplifier is grounded via a first capacitor and its drain is connected to a power source via a first inductor and its gate is connected to the power source via a first resistor. The source of a second amplifier is grounded via a second inductor and its drain is connected to the gate of the fist amplifier via a second capacitor and its gate receives an input signal via a first matching unit. The source of a third amplifier is connected to the source of the first amplifier and its drain is connected to the drain of the second amplifier and its gate is connected to its own drain via a second resistor. A bias circuit is connected to the gate of the second amplifier via a third resistor. An output signal is output from the drain of the first amplifier via a second matching unit.

Abstract translation: 目的：提供功率高效的超高频CMOS（互补金属氧化物半导体）放大器，以减少RF（射频）芯片成本，并通过随机调节有源元件的调节偏置电压来调节放大器效率。 构成：第一放大器的源极通过第一电容器接地，其漏极经由第一电感器连接到电源，其栅极经由第一电阻器连接到电源。 第二放大器的源极通过第二电感器接地，其漏极经由第二电容器连接到第一放大器的栅极，并且其栅极经由第一匹配单元接收输入信号。 第三放大器的源极连接到第一放大器的源极，其漏极连接到第二放大器的漏极，并且其栅极经由第二电阻器连接到其自身的漏极。 偏置电路经由第三电阻器连接到第二放大器的栅极。 输出信号经由第二匹配单元从第一放大器的漏极输出。