公开(公告)号：EP3050111A4

公开(公告)日：2017-06-07

申请号：EP13894331

申请日：2013-09-27

Applicant: INTEL CORP

Inventor： MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  KAVALIEROS JACK T ,  PILLARISETTY RAVI ,  GOEL NITI ,  LE VAN H ,  DEWEY GILBERT ,  CHU-KUNG BENJAMIN

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

CPC classification number: H01L29/7853 ,  H01L21/02381 ,  H01L21/02428 ,  H01L21/02538 ,  H01L29/0673 ,  H01L29/0688 ,  H01L29/42392 ,  H01L29/66431 ,  H01L29/66462 ,  H01L29/66795 ,  H01L29/78696

Abstract: An apparatus including a semiconductor body including a channel region and junction regions disposed on opposite sides of the channel region, the semiconductor body including a first material including a first band gap; and a plurality of nanowires including a second material including a second band gap different than the first band gap, the plurality of nanowires disposed in separate planes extending through the first material so that the first material surrounds each of the plurality of nanowires; and a gate stack disposed on the channel region. A method including forming a plurality of nanowires in separate planes above a substrate, each of the plurality of nanowires including a material including a first band gap; individually forming a cladding material around each of the plurality of nanowires, the cladding material including a second band gap; coalescing the cladding material; and disposing a gate stack on the cladding material.

Abstract translation: 一种设备，包括：半导体本体，包括沟道区和布置在沟道区的相对侧上的结区，半导体本体包括具有第一带隙的第一材料; 以及包括第二材料的多个纳米线，所述第二材料包括不同于所述第一带隙的第二带隙，所述多个纳米线设置在延伸穿过所述第一材料的分开的平面中，使得所述第一材料围绕所述多个纳米线中的每一个; 以及布置在沟道区上的栅极叠层。 一种方法，包括：在衬底上方的分开的平面中形成多个纳米线，所述多个纳米线中的每一个纳米线包括包含第一带隙的材料; 在所述多个纳米线中的每一个周围分别形成包层材料，所述包层材料包括第二带隙; 聚结包层材料; 并在该包层材料上设置栅叠层。

公开(公告)号：EP3050092A4

公开(公告)日：2017-05-03

申请号：EP13894917

申请日：2013-09-27

Applicant: INTEL CORP

Inventor： GOEL NITI ,  CHAU ROBERT S ,  KAVALIEROS JACK T ,  CHU-KUNG BENJAMIN ,  METZ MATTHEW V ,  MUKHERJEE NILOY ,  ZELICK NANCY M ,  DEWEY GILBERT ,  RACHMADY WILLY ,  RADOSAVLJEVIC MARKO ,  LE VAN H ,  PILLARISETTY RAVI ,  DASGUPTA SANSAPTAK

IPC: H01L21/336 ,  H01L21/02 ,  H01L21/20 ,  H01L21/8238 ,  H01L21/8252 ,  H01L27/092 ,  H01L29/06 ,  H01L29/165 ,  H01L29/205 ,  H01L29/66 ,  H01L29/78

CPC classification number: H01L21/0245 ,  H01L21/02381 ,  H01L21/02461 ,  H01L21/02463 ,  H01L21/02502 ,  H01L21/02532 ,  H01L21/02543 ,  H01L21/02546 ,  H01L21/02598 ,  H01L21/02639 ,  H01L21/02647 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/823878 ,  H01L21/8252 ,  H01L27/0922 ,  H01L27/0924 ,  H01L29/0649 ,  H01L29/1054 ,  H01L29/16 ,  H01L29/165 ,  H01L29/20 ,  H01L29/205 ,  H01L29/66795 ,  H01L29/785

Abstract: A single fin or a pair of co-integrated n- and p- type single crystal electronic device fins are epitaxially grown from a substrate surface at a bottom of one or a pair of trenches formed between shallow trench isolation (STI) regions. The fin or fins are patterned and the STI regions are etched to form a height of the fin or fins extending above etched top surfaces of the STI regions. The fin heights may be at least 1.5 times their width. The exposed sidewall surfaces and a top surface of each fin is epitaxially clad with one or more conformal epitaxial materials to form device layers on the fin. Prior to growing the fins, a blanket buffer epitaxial material may be grown from the substrate surface; and the fins grown in STI trenches formed above the blanket layer. Such formation of fins reduces defects from material interface lattice mismatches.

Abstract translation: 单鳍或一对的共整合n型和p型单晶电子装置翅片外延从表面基材在一个的底部或一对浅沟槽隔离（STI）区域之间形成的沟槽的生长。 翅片或散热片被图案化和STI区域被蚀刻以形成上述的STI区的蚀刻顶表面延伸的翅片或翼片的高度。 翅片高度可以是至少1.5倍的宽度。 暴露的侧壁表面和每个翅片的顶表面上外延与一种或多种适形外延材料包覆，以形成在鳍的器件层。 之前生长翅片，毯子缓冲外延材料可从表面衬底上生长; 和在STI生长翅片沟槽的覆盖层的上方形成。 翅片的搜索形成降低从材料界面的晶格失配的缺陷。

公开(公告)号：EP3050089A4

公开(公告)日：2017-05-03

申请号：EP13894260

申请日：2013-09-27

Applicant: INTEL CORP

Inventor： KAVALIEROS JACK T ,  RADOSAVLJEVIC MARKO ,  METZ MATTHEW V ,  THEN HAN WUI ,  CHU-KUNG BENJAMIN ,  LE VAN H ,  MUKHERJEE NILOY ,  DASGUPTA SANSAPTAK ,  PILLARISETTY RAVI ,  DEWEY GILBERT ,  CHAU ROBERT S ,  ZELICK NANCY M ,  RACHMADY WILLY

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7848 ,  H01L29/0653 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/165 ,  H01L29/20 ,  H01L29/267 ,  H01L29/66545 ,  H01L29/66636 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/7851

公开(公告)号：EP2517251A4

公开(公告)日：2015-04-01

申请号：EP10843440

申请日：2010-12-02

Applicant: INTEL CORP

Inventor： PILLARISETTY RAVI ,  KAVALIEROS JACK T ,  CHU-KUNG BENJAMIN ,  RACHMADY WILLY ,  HUDAIT MANTU K ,  MUKHERJEE NILOY ,  RADOSAVLJEVIC MARKO ,  CHAU ROBERT S

IPC: H01L29/778 ,  H01L21/336 ,  H01L29/417 ,  H01L29/423 ,  H01L29/51

CPC classification number: H01L29/7784 ,  H01L29/151 ,  H01L29/155 ,  H01L29/201 ,  H01L29/205 ,  H01L29/401 ,  H01L29/41725 ,  H01L29/41775 ,  H01L29/42316 ,  H01L29/4236 ,  H01L29/517 ,  H01L29/66462 ,  H01L29/775 ,  H01L29/7783 ,  H01L29/78

Abstract: Techniques are disclosed for providing a low resistance self-aligned contacts to devices formed in a semiconductor heterostructure. The techniques can be used, for example, for forming contacts to the gate, source and drain regions of a quantum well transistor fabricated in III-V and SiGe/Ge material systems. Unlike conventional contact process flows which result in a relatively large space between the source/drain contacts to gate, the resulting source and drain contacts provided by the techniques described herein are self-aligned, in that each contact is aligned to the gate electrode and isolated therefrom via spacer material.

公开(公告)号：DE112011105979B4

公开(公告)日：2022-09-15

申请号：DE112011105979

申请日：2011-12-20

Applicant: INTEL CORP

Inventor： CAPPELLANI ANNALISA ,  CEA STEPHEN M ,  GHANI TAHIR ,  GOMEZ HARRY ,  KAVALIEROS JACK T ,  KEYS PATRICK H ,  KIM SEYIYON ,  KUHN KELIN J ,  LILAK AARON D ,  RIOS RAFAEL ,  SAHNI MAYANK

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/762 ,  H01L29/41

Abstract: Halbleiterbauelement aufweisend:einen Halbleiterkörper (102) aus einem ersten Halbleitermaterial, wobei der Halbleiterkörper (102) über einem Halbleitersubstrat (110) angeordnet ist, eine erste Breite hat und ein Kanal-Gebiet (104) und ein Paar aus Source- und Drain-Gebieten (106) auf beiden Seiten des Kanal-Gebiets (104) aufweist;einen Isolierständer (112,114), der zwischen dem Halbleiterkörper (102) und dem Halbleitersubstrat (110) angeordnet und aus einem Oxid eines zweiten Halbleitermaterials gebildet ist, das vom ersten Halbleitermaterial verschieden und zum elektrischen Isolieren von mindestens einem Teil des Halbleiterkörpers (102) vom Halbleitersubstrat (110) geeignet ist, wobei der Isolierständer (112,114) eine zweite Breite hat, die parallel zur ersten Breite liegt und geringer als diese ist;einen Gateelektrodenstapel (108), der zumindest teilweise einen Teil des Kanal-Gebiets des Halbleiterkörpers (102) umschließt; undeine erste dielektrische Schicht (116), die an den Isolierständer (112,114) grenzt und über dem Halbleitersubstrat (110) liegt.

公开(公告)号：DE102021121941A1

公开(公告)日：2022-03-31

申请号：DE102021121941

申请日：2021-08-24

Applicant: INTEL CORP

Inventor： DEWEY GILBERT ,  HARATIPOUR NAZILA ,  CHOUKSEY SIDDHARTH ,  KAVALIEROS JACK T ,  JHA JITENDRA KUMAR ,  METZ MATTHEW V ,  LU MENGCHENG ,  MURTHY ANAND S ,  GANGULY KOUSTAV ,  KEECH RYAN ,  GLASS GLENN A ,  SEN GUPTA ARNAB

IPC: H01L23/522 ,  H01L23/50 ,  H01L25/16 ,  H01L27/085 ,  H01L29/417 ,  H01L29/43

Abstract: Es werden Ansätze mit geringem Widerstand für die Herstellung von Kontakten und Halbleiterstrukturen mit Metallkontakten mit geringem Widerstand beschrieben. Bei einem Beispiel umfasst eine integrierte Schaltungsstruktur eine Halbleiter-Struktur über einem Substrat. Eine Gate-Elektrode ist über der Halbleiterstruktur, wobei die Gate-Elektrode eine Kanalregion in der Halbleiterstruktur definiert. Eine erste Halbleiter-Source- oder Drain-Struktur ist an einem ersten Ende der Kanalregion an einer ersten Seite der Gate-Elektrode. Eine zweite Halbleiter-Source- oder Drain-Struktur ist an einem zweiten Ende der Kanalregion an einer zweiten Seite der Gate-Elektrode, wobei das zweite Ende dem ersten Ende gegenüberliegt. Ein Source- oder Drain-Kontakt ist direkt auf der ersten oder zweiten Halbleiter-Source- oder Drain-Struktur, wobei der Source- oder Drain-Kontakt eine Sperrschicht und eine innere leitfähige Struktur umfasst.

公开(公告)号：DE102020106748A1

公开(公告)日：2020-10-01

申请号：DE102020106748

申请日：2020-03-12

Applicant: INTEL CORP

Inventor： HARATIPOUR NAZILA ,  LIN CHIA-CHING ,  CHANG SOU-CHI ,  PENUMATCHA ASHISH VERMA ,  LOH OWEN ,  LU MENGCHENG ,  SUNG SEUNG HOON ,  YOUNG IAN A ,  AVCI UYGAR ,  KAVALIEROS JACK T

IPC: H01L27/11502 ,  H01L21/82 ,  H01L27/10

Abstract: Ein Kondensator wird offenbart, der eine erste Metallschicht und eine Keimschicht auf der ersten Metallschicht umfasst. Die Keimschicht umfasst eine kristalline Struktur mit einer polaren Phase. Der Kondensator umfasst auch eine ferroelektrische Schicht auf der Keimschicht und eine zweite Metallschicht auf der ferroelektrischen Schicht.

公开(公告)号：DE112017008272T5

公开(公告)日：2020-08-27

申请号：DE112017008272

申请日：2017-12-15

Applicant: INTEL CORP

Inventor： BASU DIPANJAN ,  WEBER CORY E ,  WEBER JUSTIN ,  MA SEAN T ,  KENNEL HAROLD W ,  SUNG SEUNG HOON ,  GLASS GLENN A ,  KAVALIEROS JACK T ,  GHANI TAHIR

IPC: H01L29/78 ,  H01L29/66

Abstract: Materialsysteme für Source-Region, Drain-Region und einen Halbleiterkörper von Transistorbauelementen, bei denen der Halbleiterkörper elektrisch von einem darunterliegenden Substrat isoliert ist, sind ausgewählt, um einen Band-zu-Band-Tunnel („BTBT“) -Effekt zwischen unterschiedlichen energetischen Bändern des Halbleiterkörpers und einer oder beiden der Source-Region und der Drain-Region zu reduzieren oder zu eliminieren. Dies kann durch Auswählen eines Materials für den Halbleiterkörper mit einem Bandabstand, der größer ist als ein Bandabstand für ein oder mehrere Materialien, die für die Source-Region und/oder die Drain-Region ausgewählt wurden, erreicht werden.

公开(公告)号：DE112011105995B4

公开(公告)日：2020-08-06

申请号：DE112011105995

申请日：2011-12-23

Applicant: INTEL CORP

Inventor： RACHMADY WILLY ,  PILLARISETTY RAVI ,  LE VAN H ,  KAVALIEROS JACK T ,  CHAU ROBERT ,  KACHIAN JESSICA SEVANNE

IPC: H01L21/336 ,  H01L29/41 ,  H01L29/775 ,  H01L29/78

Abstract: Ein Verfahren (200), um ein Halbleiterbauelement zu bilden, umfassend:Bereitstellung (202) eines Substrats mit einer Oberfläche mit einer ersten Gitterkonstante und einer auf der Oberfläche des Substrats gebildeten Finne; die besagte Finne umfasst alternierende Schichten aus einem Halbleitermaterial mit einer zweiten Gitterkonstante und einem Opfermaterial mit einer dritten Gitterkonstante, wobei sich die zweite Gitterkonstante von der ersten Gitterkonstante und der dritten Gitterkonstante unterscheidet;Bildung (204) einer Gate-Opferelektrode über einem Kanalbereich der Finne;Bildung (206) eines Seitenwand-Abstandhalterpaares an gegenüberliegenden Seiten der besagten Gate-Opferelektrode, wobei ein Opferanteil der Finne aus jedem der besagten Seitenwand-Abstandhalter herausragt;Entfernen (208) des Opferanteils der Finne zur Freilegung der Source- und Drain-Bereiche des Substrats;Bildung (210) von eingebetteten epitaktischen Source- und Drain-Bereichen auf besagten Source- und Drain-Bereichen des Substrats, wobei die besagten eingebetteten epitaktischen Source- und Drain-Bereiche an die Finne gekoppelt sind und eine vierte Gitterkonstante besitzen, die sich von der ersten Gitterkonstante unterscheidet;Entfernen (212) der besagten Gate-Opferelektrode zur Freilegung des Kanalbereichs der Finne;Entfernung (214) des Opfermaterials zwischen den Schichten des Halbleitermaterials im Kanalbereich der Finne zur Bildung einer Vielheit Kanalnanodrähte, die besagte Vielheit Kanalnanodrähte beinhaltet einen untersten Kanalnanodraht;Auftragen (218) einer dielektrischen Gate-Schicht, die alle Kanalnanodrähte umschließt, undAuftragen (220) einer Gate-Elektrode auf der dielektrischen Schicht und die alle Kanalnanodrähte vollständig umschließt.

公开(公告)号：DE112015007197T5

公开(公告)日：2018-08-23

申请号：DE112015007197

申请日：2015-12-17

Applicant: INTEL CORP

Inventor： MA SEAN T ,  RACHMADY WILLY ,  METZ MATTHEW V ,  MOHAPATRA CHANDRA S ,  DEWEY GILBERT ,  RAHHAL-ORABI NADIA M ,  KAVALIEROS JACK T ,  MURTHY ANAND S ,  GHANI TAHIR

IPC: H01L29/78 ,  H01L21/336

Abstract: Eine Einrichtung, beinhaltend einen nicht-planaren Körper auf einem Substrat, wobei der Körper einen Kanal auf einem Sperrmaterial und einen Gatestapel auf dem Körper beinhaltet, wobei der Gatestapel ein erstes Gateelektrodenmaterial einschließlich einer ersten Austrittsarbeit, angeordnet auf dem Kanalmaterial, und ein zweites Gateelektrodenmaterial, einschließlich einer zweiten Austrittsarbeit, die verschieden von der ersten Austrittsarbeit ist, angeordnet auf dem Kanalmaterial und auf dem Sperrmaterial, beinhaltet. Ein Verfahren, beinhaltend Ausbilden eines nicht-planaren Körpers auf einem Substrat, wobei der nicht-planare Körper einen Kanal auf einem Sperrmaterial beinhaltet, und Ausbilden eines Gatestapels auf dem Körper, wobei der Gatestapel ein erstes Gateelektrodenmaterial einschließlich einer ersten Austrittsarbeit, angeordnet auf dem Kanal, und ein zweites Gateelektrodenmaterial einschließlich einer zweiten Austrittsarbeit, die verschieden von der ersten Austrittsarbeit ist, angeordnet auf dem Kanal und auf dem Sperrmaterial, beinhaltet.