公开(公告)号：FR2889622A1

公开(公告)日：2007-02-09

申请号：FR0552460

申请日：2005-08-08

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： CORONEL PHILIPPE ,  BUSTOS JESSY ,  WACQUEZ ROMAIN

IPC: H01L21/336 ,  H01L29/10

Abstract: L'invention concerne un procédé de fabrication d'un transistor à nanodoigts semiconducteurs en parallèle, comprenant les étapes suivantes :former une couche monocristalline d'un matériau semiconducteur (6) sur une couche d'un matériau sous-jacent (5) sélectivement gravable par rapport à cette couche monocristalline ;graver des cloisons parallèles dans la couche monocristalline (6) et dans la couche (5) sous-jacente ;remplir l'intervalle entre les cloisons d'un premier matériau isolant ;délimiter une partie centrale des cloisons, éliminer le premier matériau isolant autour de ladite partie centrale, et éliminer ladite couche de matériau sous-jacent sous ladite partie centrale, d'où il résulte qu'un doigt (21) dudit matériau semiconducteur est formé ; etremplir et revêtir la partie centrale d'un matériau conducteur (29).

公开(公告)号：FR2887074A1

公开(公告)日：2006-12-15

申请号：FR0505883

申请日：2005-06-09

Applicant: ST MICROELECTRONICS CROLLES 2 ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： BUSTOS JESSY ,  THONY PHILIPPE ,  CORONEL PHILIPPE

IPC: H01L21/027 ,  H01L23/552

Abstract: Un procédé permet de former un masque sur un circuit électronique intégré, au dessus d'une cavité (C) créée en profondeur dans un substrat (100) du circuit. Pour cela, une surface du substrat (S) présente un enfoncement (E) au dessus de la cavité. L'enfoncement est rempli d'un matériau (10) sélectionné pour atténuer une réflexion d'un rayonnement lithographique (F1) sur la surface du substrat. Une couche de résine (3) est déposée sur le circuit puis exposée au rayonnement de sorte que des portions de résine situées au dessus de l'enfoncement et décalées par rapport à l'enfoncement reçoivent des quantités de rayonnement respectivement inférieure et supérieure à un seuil de développement de la résine. Un masque de gravure est alors obtenu sur le circuit, qui est aligné par rapport à la cavité.

公开(公告)号：FR2958077A1

公开(公告)日：2011-09-30

申请号：FR1001214

申请日：2010-03-26

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS CROLLES 2

Inventor： THOMAS OLIVIER ,  FENOUILLET BERANGER CLAIRE ,  CORONEL PHILIPPE ,  DENORME STEPHANE

IPC: H01L21/8244 ,  G11C11/412

Abstract: La cellule mémoire est de type SRAM à quatre transistors munis d'une contre-électrode. Elle comporte une première zone en matériau semi-conducteur (5a) avec un premier transistor d'accès (1a) et un premier transistor de conduction (2a) connectés en série, leur borne commune définissant un premier nœud électrique (F). Un second transistor d'accès (1b) et un second transistor de conduction (2b) sont connectés en série sur une seconde zone en matériau semi-conducteur (5b) et leur borne commune définit un second nœud électrique (S). Le substrat de support comprend des première et seconde contre-électrodes . Les première et seconde contre-électrodes sont respectivement en vis-à-vis des première et seconde zones en matériau semi-conducteur (5). Le premier transistor d'accès (1a) et le second transistor de conduction (2b) sont d'un premier coté d'un plan (FS) passant par les premier (F) et second (S) nœuds électriques alors que le premier transistor de conduction (2a) et le second transistor d'accès (1b) sont de l'autre coté plan (FS).

公开(公告)号：FR2926163A1

公开(公告)日：2009-07-10

申请号：FR0852936

申请日：2008-04-30

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： VILLARET ALEXANDRE ,  SKOTNICKI THOMAS ,  CORONEL PHILIPPE

IPC: H01L21/98

Abstract: L'invention concerne un procédé de réalisation de dispositif (100), comportant au moins les étapes de :- réalisation d'au moins une portion à base d'un matériau catalyseur (112) sur un substrat,- réalisation d'au moins une couche d'enrobage (114, 134) au moins autour de la portion de matériau catalyseur (112), sur le substrat,- formation d'au moins une cavité (122) dans la couche d'enrobage (114, 134), la portion de matériau catalyseur (112) étant disposée dans la cavité (122),- réalisation d'au moins une portion à base d'un matériau cristallin (124) dans la cavité (122) à partir de la portion de matériau catalyseur (112).

公开(公告)号：FR2894069A1

公开(公告)日：2007-06-01

申请号：FR0553615

申请日：2005-11-28

Applicant: ST MICROELECTRONICS CROLLES 2 ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： CORONEL PHILIPPE ,  GALLON CLAIRE ,  FENOUILLET BERANGER CLAIRE

IPC: H01L21/336 ,  H01L27/11 ,  H01L29/78

Abstract: L'invention concerne un transistor MOS réalisé sous forme monolithique, des vias (50, 51, 52) contactant la grille isolée (G) et les régions de source (39) et de drain (41) du transistor sont formés du côté opposé de la région de canal (30) par rapport à la grille

公开(公告)号：FR2888665A1

公开(公告)日：2007-01-19

申请号：FR0507598

申请日：2005-07-18

Applicant: ST MICROELECTRONICS CROLLES 2 ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： CORONEL PHILIPPE ,  GALLON CLAIRE ,  FENOUILLET BERANGER CLAIRE

IPC: H01L21/336 ,  H01L21/84

Abstract: Pour réaliser un transistor MOS sur un substrat en silicium (SOI) placé sur une couche d'oxyde enterré (BOX), le transistor étant réalisé dans une zone active du substrat délimitée par une région isolante, on forme la région isolante, on réalise une région de grille et des régions de source et de drain qui délimitent entre elles un canal de sorte que la région de grille s'étende au-dessus du canal.La région isolante est réalisée en procédant à une formation localisée d'une zone en matériau apte à être gravé sélectivement par rapport au silicium, en gravant sélectivement ledit matériau, et en déposant un matériau diélectrique à l'endroit de la gravure.En outre, la gravure est réalisée postérieurement à la réalisation de la région de grille.

公开(公告)号：JP2006121082A

公开(公告)日：2006-05-11

申请号：JP2005302800

申请日：2005-10-18

Applicant: St Microelectronics Sa ,  Stmicroelectronics (Crolles 2) Sas ,  エスティマイクロエレクトロニクス エスエー ,  エスティマイクロエレクトロニクス(クロル 2)エスエーエスSTMicroelectronics (Crolles 2)SAS

Inventor： LENOBLE DAMIEN ,  CORONEL PHILIPPE ,  CERUTTI ROBIN

IPC: H01L21/768 ,  H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L21/76805 ,  H01L21/26506 ,  H01L21/28061 ,  H01L21/76814 ,  H01L23/485 ,  H01L29/66545 ,  H01L29/66636 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide an easy method for forming a compact pad whose manufacturing cost can be reduced.
SOLUTION: A region 51 is an area 510 that extends at least up to part of the front surface of the region, and can be locally changed for the purpose of forming the area using a material that can be selectively removed from the region. This region is covered with an insulating material 7, and an orifice 90 that appears on the front surface of the area 510 is formed in the insulating material. The material that can be selectively removed is removed from this area through the orifice so that a cavity 520 may be formed in place of this area. The cavity and the orifice are filled up with at least one conductive material 91.
COPYRIGHT: (C)2006,JPO&NCIPI

Abstract translation: 要解决的问题：提供一种用于形成其制造成本可以降低的紧凑型垫的简单方法。 解决方案：区域51是至少延伸到区域的前表面的一部分的区域510，并且可以局部地改变以便使用可以从区域中选择性地去除的材料形成区域 。 该区域被绝缘材料7覆盖，并且在绝缘材料中形成出现在区域510的前表面上的孔口90。 可以选择性地除去的材料通过孔口从该区域移除，从而可以形成空腔520来代替该区域。 空腔和孔口填充有至少一个导电材料91.版权所有（C）2006，JPO＆NCIPI

公开(公告)号：FR3010830B1

公开(公告)日：2016-12-23

申请号：FR1358934

申请日：2013-09-17

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  STMICROELECTRONICS (CROLLES 2) SAS ,  ST MICROELECTRONICS SA

Inventor： MONFRAY STEPHANE ,  LHOSTIS SANDRINE ,  MAITRE CHRISTOPHE ,  KOKSHAGINA OLGA ,  CORONEL PHILIPPE

IPC: H01L23/473

公开(公告)号：FR2954584A1

公开(公告)日：2011-06-24

申请号：FR0906233

申请日：2009-12-22

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  ST MICROELECTRONICS SA

Inventor： FENOUILLET BERANGER CLAIRE ,  DENORME STEPHANE ,  CORONEL PHILIPPE

IPC: H01L21/762 ,  H01L23/12

Abstract: Un substrat hybride comporte des première (1) et seconde (3) zones actives en matériaux semi-conducteur décalées latéralement et séparées par une zone d'isolation (5). Les surfaces principales de la zone d'isolation (5) et de la première zone active (1) forment un plan. Le substrat hybride est obtenu à partir d'un substrat souche comportant successivement des couches en premier (2) et second (4) matériaux semi-conducteurs séparées par une couche d'isolation (6). Un unique masque de gravure est utilisé pour structurer la zone d'isolation (5), la première zone active (1) et la seconde zone active (3). La surface principale de la première zone active (1) est libérée formant ainsi des zones vides dans le substrat souche. Le masque de gravure est éliminé au dessus de la première zone active (1). Un premier matériau d'isolation est déposé, aplani et gravé jusqu'à libérer la surface principale de la première zone active (1).

公开(公告)号：FR2845201B1

公开(公告)日：2005-08-05

申请号：FR0211989

申请日：2002-09-27

Applicant: ST MICROELECTRONICS SA

Inventor： CORONEL PHILIPPE ,  REGNIER CHRISTOPHE ,  WACQUANT FRANCOIS ,  SKOTNICKI THOMAS

IPC: H01L21/336 ,  H01L21/28

Abstract: The formation of a portion of a composite material from the elements of an initial material and a metal at the heart of an electronic circuit, comprises: (a) formation of a cavity (C) incorporating at least one opening (O) towards an access surface and presenting an internal wall having a zone of an initial material; (b) deposition of a metal (6) in the proximity of this zone of initial material; (c) heating of the circuit to form a portion of composite material (26) in the zone of initial material; (d) withdrawing from the cavity, via the opening, at least one portion of the metal not having formed the composite material. Independent claims are also included for: (a) an electronic circuit incorporating a portion of composite material formed by this method and acting as an electrical connection; (b) a MOS transistor incorporating a gate having a portion of composite material formed by this method.