公开(公告)号：CN101960604A

公开(公告)日：2011-01-26

申请号：CN200880127888.8

申请日：2008-03-13

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： F·阿利贝尔 ,  G·戈丹 ,  F·拉勒芒 ,  D·朗德吕 ,  K·朗德里 ,  M·沙欣 ,  C·马聚

IPC: H01L29/78

CPC classification number: H01L29/78603 ,  H01L29/32 ,  H01L29/7841 ,  H01L31/0248

Abstract: 本发明涉及一种连续包括基底晶片(1)、绝缘层(2)和半导体顶层(3)的衬底，其特征在于，所述绝缘层(2)包括电荷密度的绝对值在1010电荷/cm2以上的至少一个区域。本发明还涉及用于制造这种衬底的过程。

公开(公告)号：CN101933132A

公开(公告)日：2010-12-29

申请号：CN200980103473.1

申请日：2009-01-29

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·马勒维尔

IPC: H01L21/762

CPC classification number: H01L21/76254 ,  H01L21/02079 ,  Y10S438/977

Abstract: 本发明涉及一种制造绝缘体上半导体型衬底(1)的方法，包括以下步骤：在施主衬底(10)或接受衬底(30)上形成氧化物层(20)；在施主衬底中注入原子物质，以形成弱化区(12)；将施主衬底键合到接受衬底(30)上，氧化物层(20)位于键合界面处；在弱化区(12)中断裂施主衬底，并将施主衬底的层转移到接受衬底(30)上；循环使用施主衬底的剩余部分(2)，以形成用于制造第二绝缘体上半导体型衬底的接受衬底(40)。在氧化步骤之前，通过外延在施主衬底(10)上形成半导体材料层(14)。在注入步骤中在所述外延层(14)中形成弱化区(12)，从而被转移的层是外延的半导体材料层(140)。施主衬底(10)被选择为包括密度小于1010/cm3和/或平均尺寸小于500nm的氧沉淀。

公开(公告)号：CN101803002A

公开(公告)日：2010-08-11

申请号：CN200880106202.7

申请日：2008-09-11

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： B·苏利耶布歇 ,  S·凯尔迪勒 ,  W·施瓦岑巴赫

IPC: H01L21/762

CPC classification number: H01L21/306

Abstract: 本发明涉及一种通过将施主衬底(30)的层(32)转移到接受衬底(10)来制造半导体结构的方法，所述方法包括如下步骤：(a)在施主衬底(30)中生成脆化区(31)，以便限定前述层(32)，(b)处理施主衬底(30)和/或接受衬底(10)的表面，以便增大两个衬底之间的键合强度，(c)使施主衬底(30)直接晶片键合到接受衬底(10)，(d)在脆化区(31)中分离施主衬底(30)，以便形成所述半导体结构，其中接受衬底的表面除周边的冠以外均被转移层(32)覆盖。所述方法的特征在于，在步骤(b)中控制衬底表面的处理，从而施主衬底与接受衬底之间的键合强度在这些衬底的周边区域中的增大低于键合强度在所述衬底的中心区域中的增大，并且所述周边区域的宽度至少等于冠的宽度且低于10mm。

公开(公告)号：CN1947248B

公开(公告)日：2010-07-21

申请号：CN200580012304.9

申请日：2005-03-10

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： F·阿利贝尔 ,  F·布吕尼耶

IPC: H01L23/544

CPC classification number: H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供多层结构的工作层的处理方法及其器件。根据第一个实施例，本发明涉及用于处理由半导体材料构成的多层结构的导电工作层的方法，该结构包括在所述工作层下面的电绝缘层，将所述处理限定到在所述工作层中构成被电绝缘层材料围绕的至少一个岛，该方法包括湿法化学刻蚀工作层的步骤，方法的特征在于，在湿法刻蚀步骤之前，为了在该工作层中构成几个岛，实现所述工作层的几个区的可选择掩膜，工作层被掩膜的每个区对应于各个岛。本发明还提出了该方法应用于该结构的电特性以及相关的器件的特性描述。

公开(公告)号：CN1922732B

公开(公告)日：2010-06-09

申请号：CN200480042132.5

申请日：2004-02-25

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： 弗雷德里克·迪蓬特 ,  兰·凯雷富克

IPC: H01L27/146 ,  H01L31/028 ,  H01L31/0368 ,  H01L31/18

CPC classification number: H01L27/14634 ,  H01L27/14636 ,  H01L27/1464 ,  H01L27/14687 ,  H01L27/1469

Abstract: 制造光电检测装置的方法，其特征在于包括下列步骤：(a)提供包括由选自半导体材料的材料制成的光敏层(1)的第一晶片(I)以及包括含有电子部件的电路层(2)的第二晶片(II)，其中光敏层(1)和电路层(2)中的一层被场隔离层(3)覆盖；(b)将第一晶片(I)与第二晶片(II)相接合，以形成依次包括电路层(2)、场隔离层(3)和光敏层(1)的结构；(c)形成导电通孔(40)，以将光敏层(1)电连接到电路层(2)的一些电子部件的输入端。

公开(公告)号：CN101173359B

公开(公告)日：2010-06-02

申请号：CN200710180983.1

申请日：2007-10-10

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： A·阿尔迪 ,  J·梅利斯 ,  B·科尔本茨恩

IPC: C23F1/24

CPC classification number: C09K13/08 ,  G01N2033/0095

Abstract: 本发明涉及表征硅表面缺陷，特别是硅晶片表面缺陷的方法，用蚀刻溶液处理硅表面的方法以及在本发明的方法和工艺中用到的蚀刻溶液。

公开(公告)号：CN100547760C

公开(公告)日：2009-10-07

申请号：CN03822785.1

申请日：2003-08-26

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： B·吉瑟伦 ,  C·奥涅特 ,  B·奥斯特诺德 ,  Y-M·勒瓦扬 ,  T·赤津

IPC: H01L21/762

CPC classification number: H01L21/02032 ,  H01L21/76254 ,  H01L21/76256 ,  H01L21/76259

Abstract: 提供一种在移去至少一个有用层之后再循环施主晶片(10)的方法，该施主晶片(10)依次包括衬底(1)、缓冲结构(I)和移去之前的有用层。该方法包括在进行移去操作的一侧上除去涉及施主晶片(10)的一部分的物质，从而在除去物质之后，保留至少一部分缓冲结构(I)，它能在后来的有用层移去操作期间被再用作至少一部分缓冲结构(I)。本发明还涉及：-一种制造能根据本发明被再循环的施主晶片(10)的方法；-从可以根据本发明再循环的施主晶片(10)移去薄层的方法；-能根据本发明被再循环的施主晶片(10)。

公开(公告)号：CN100524620C

公开(公告)日：2009-08-05

申请号：CN200610001992.5

申请日：2006-01-25

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： C·马勒维尔 ,  E·尼雷特

IPC: H01L21/20 ,  H01L21/762 ,  H01L21/84

CPC classification number: H01L21/76254 ,  C30B15/00 ,  C30B29/06 ,  C30B33/00 ,  H01L21/02032 ,  H01L21/3226

Abstract: 按照本发明的第一方面，涉及一种用于制造衬底的方法，该衬底包括半导体材料的薄层和支撑衬底，通过将具有第一密度的空位团的施主衬底的一部分转移到支撑衬底上而形成所述的薄层，其特征在于：该方法包括：在将施主衬底的所述部分转移到支撑衬底之后，补救存在于被转移到支撑衬底上的施主衬底的该部分中的空位团的步骤，使其从第一密度降低到第二密度;在所述补救步骤之前，采用一个或几个步骤使得不增加在施主衬底的所述部分中具有第一密度的空位团的尺寸。本发明还涉及通过此方法获得的SeOI衬底，以及用于循环利用衬底的方法，该衬底具有空位团并且已经被用作施主衬底，从其上获得薄层并转移到支撑衬底上。

公开(公告)号：CN100477152C

公开(公告)日：2009-04-08

申请号：CN200480028008.3

申请日：2004-09-27

Applicant: S.O.I.TEC绝缘体上硅技术公司 ,  鲁汶大学

Inventor： 让-皮埃尔·拉斯金 ,  迪米特里·勒德雷尔 ,  弗朗索瓦·布吕尼耶

IPC: H01L21/762

CPC classification number: H01P3/006 ,  H01L21/76254 ,  H01L2223/6627 ,  H01L2924/1903

Abstract: 本发明涉及一种用于制作多层结构的方法，该多层结构由半导体材料制成，且包括有源层、支撑层以及在有源层和支撑层之间的绝缘层，特征在于该方法包括对载流子陷阱的密度和/或电绝缘层内的电荷的改变，以便于最小化结构支撑层中的电损耗。

公开(公告)号：CN100477150C

公开(公告)日：2009-04-08

申请号：CN03816203.2

申请日：2003-07-09

Applicant: S.O.I.TEC绝缘体上硅技术公司

Inventor： B·吉瑟伦 ,  C·奥涅特 ,  B·奥斯特诺德

IPC: H01L21/762

CPC classification number: H01L21/76259 ,  H01L21/76254

Abstract: 一种制造包括从晶片(10)获得的半导体材料的薄层的结构的方法，晶片(10)包括：晶格参数匹配层(2)，该晶格参数匹配层(2)包括具有第一晶格参数的半导体材料的上层；半导体材料的膜(3)，其具有基本上不同于第一晶格参数的标称晶格参数并被匹配层(2)应变；具有基本上与第一晶格参数相同的标称晶格参数的松弛层(4)，该方法包括松弛层(4)和应变膜(3)向接收衬底(5)的转移。还提供根据本发明的工艺之一制造的结构。