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公开(公告)号：KR100951847B1
公开(公告)日：2010-04-12
申请号：KR1020080015685
申请日：2008-02-21
Applicant: 한국전자통신연구원
Abstract: 본 발명은 가변 블록 움직임 추정을 위한 SAD 계산 방법 및 장치에 관한 것으로 한번에 복수개의 현재 프레임 매크로 블록에 대한 SAD를 구할 수 있는 방법 및 장치에 관한 것이다.
본 발명은 적어도 하나의 PE가 행렬 형태로 배열되고 상기 행렬은 연속된 복수의 현재 프레임 매크로 블록에 포함되는 적어도 하나의 픽셀의 SAD 값을 동시에 계산하는 PE 배열부, 현재 프레임 매크로 블록 데이터, 참조 프레임 매크로 블록 데이터 및 참조 프레임 검색 영역 데이터를 포함하고 상기 PE 배열부에 포함되는 각 PE로 상기 데이터들을 전송하는 로컬 메모리 및 상기 로컬 메모리에 포함된 상기 데이터들을 상기 PE 배열부에 포함되는 각 PE가 연산하는 적어도 하나의 픽셀에 상응하여 전송하도록 명령하는 제어부를 포함한다.
H.264, PE, SAD-
公开(公告)号：KR100921509B1
公开(公告)日：2009-10-13
申请号：KR1020070054320
申请日：2007-06-04
Applicant: 한국전자통신연구원
IPC: H03K19/094
Abstract: 본 발명은 MTCMOS(Multi-Threshold CMOS) 기술을 이용한 저전력 클럭 게이팅 회로에 관한 것이다. 본 발명에서의 저전력 클럭 게이팅 회로는 입력단의 래치(latch)회로와 출력단의 앤드(AND) 게이트 회로로 구성되며, 슬립모드에서는 클럭 게이팅 회로내에서의 누설전류에 의한 전력소모를 감소시키며, 액티브모드에서는 클럭 인에이블 신호에 의해 대상로직회로에 대해 사용하지 않는 장치의 클럭을 차단시켜, 결과적으로 전체 전력소모를 감소시키는 것을 특징으로 한다. 본 발명에 따른 MTCMOS 기술을 이용한 저전력 클럭 게이팅 회로는 낮은 문턱전압 및 높은 문턱전압 소자를 각각 사용함으로서 종래의 단일 문턱전압을 사용한 클럭 게이팅 회로 보다 고속, 저전력용의 회로를 구현할 수 있다.
MTCMOS, 래치회로, 문턱전압, 앤드 게이트-
公开(公告)号：KR1020080102947A
公开(公告)日：2008-11-26
申请号：KR1020080015685
申请日：2008-02-21
Applicant: 한국전자통신연구원
CPC classification number: H04N19/43 , H04N19/176 , H04N19/57
Abstract: An SAD calculation method and apparatus for estimating variable block movement are provided to detect a moving vector with regard to a size of a variable block and process operations of SAD effectively and rapidly in parallel. A PE array unit(401) simultaneously calculates an SAD value of at least one pixel. At least one PE(Processing Element) is arranged in at least one pixel in a matrix form. And a matrix in at least one pixel is included in continuous current frame macro blocks. A local memory, current frame macro block data, reference frame macro block data and reference frame search area data are included. The local memory transmits data to each PE included in a PE array unit.
Abstract translation: 提供了一种用于估计可变块移动的SAD计算方法和装置，用于相对于可变块的大小和SAD的处理操作并行地有效且快速地检测移动向量。 PE阵列单元（401）同时计算至少一个像素的SAD值。 至少一个PE（处理元件）以矩阵形式布置在至少一个像素中。 并且至少一个像素中的矩阵包括在连续的当前帧宏块中。 包括本地存储器，当前帧宏块数据，参考帧宏块数据和参考帧搜索区域数据。 本地存储器向包括在PE阵列单元中的每个PE发送数据。
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公开(公告)号：KR100834412B1
公开(公告)日：2008-06-04
申请号：KR1020070050015
申请日：2007-05-23
Applicant: 한국전자통신연구원
CPC classification number: G06F15/8007
Abstract: A parallel processor for processing a mobile multimedia operation efficiently is provided to reduce a hardware cost and power consumption while providing a flexible structure for easily developing a parallel algorithm related to the multimedia operation, connect with a memory directly, include additional support for a floating point operation, and realize an operation feature of a partitioned SIMD(Single Instruction Multiple Data) and condition execution. A processor array(120) comprises a plurality of PEs(Processing Element). A local memory(110) is directly connected to the processor array. A floating point accumulator array(130) comprises a plurality of accumulators for accelerating floating point addition by connecting to the processor array. A control unit(140) broadcasts an instruction to all PEs of the processor array by reading the instruction from an external memory, and applies an address to the local memory when the PE communicates with the local memory. The PE includes an I/O(Input/Output) port exchanging data with the neighboring PEs, a function unit performing arithmetic/logical operations, a register file storing an operator inputted to the function unit and storing an operation result of the function unit, and an instruction decoder controlling each component by interpreting the instruction received from the control unit.
Abstract translation: 提供了一种用于有效处理移动多媒体操作的并行处理器，以降低硬件成本和功耗，同时提供一种灵活的结构，便于开发与多媒体操作相关的并行算法，直接与存储器连接，包括对浮点的附加支持 操作，实现分区SIMD（单指令多数据）和条件执行的操作特性。 处理器阵列（120）包括多个PE（处理元件）。 本地存储器（110）直接连接到处理器阵列。 浮点累加器阵列（130）包括用于通过连接到处理器阵列来加速浮点加法的多个累加器。 控制单元（140）通过读取来自外部存储器的指令向处理器阵列的所有PE广播指令，并且当PE与本地存储器通信时，向本地存储器应用地址。 PE包括与相邻PE交换数据的I / O（输入/输出）端口，执行算术/逻辑操作的功能单元，存储输入到功能单元的操作者的存储器文件，并存储功能单元的操作结果， 以及通过解释从控制单元接收的指令来控制每个组件的指令解码器。
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公开(公告)号：KR100738836B1
公开(公告)日：2007-07-12
申请号：KR1020060043737
申请日：2006-05-16
Applicant: 한국전자통신연구원
IPC: H01L21/324 , H01L21/3065
Abstract: 본 발명은 급속열처리 장치와 리모트 플라즈마 형성 장치 사이에 수소 흡착 장치를 사용하여, 수소의 함유량을 최소화하고 소자의 신뢰성과 전기적 특성을 향상시키는 수소 흡착 장치를 이용한 급속 열처리 리모트 플라즈마 질화막 형성 장치를 제공하기 위한 것으로, NH
3 반응가스를 공급하는 가스공급 라인과, 상기 가스공급 라인을 통해 공급되는 상기 NH
3 반응가스를 활성화시켜 리모트 플라즈마를 형성하는 리모트 플라즈마 형성부와, 상기 리모트 플라즈마 형성부에서 발생되는 라디컬 및 이온 중에서 수소 라디컬 및 수소 이온의 통과를 막는 수소 흡착부와, 상기 수소 흡착부를 통과한 질소 라디컬 및 질소 이온을 이용하여 질화막을 형성하는 급속 열처리부를 포함하는 포함하는 데 있다.
질화막, 급속 열처리 장치(RTP), 리모트 플라즈마, 수소 흡착 장치-
Patent Agency Ranking
公开(公告)号：KR100696197B1
公开(公告)日：2007-03-20
申请号：KR1020050089718
申请日：2005-09-27
Applicant: 한국전자통신연구원
IPC: H01L21/335
CPC classification number: H01L29/785 , H01L29/66818 , H01L29/7851
Abstract: A multiple-gate MOS transistor using a Si substrate and a method for manufacturing the same are provided to improve thermal conductivity and floating body effect by using a bulk silicon substrate. A channel region(32b) having a streamlined top part and a single crystalline active region(36a,36b) position at both sides of the channel region are formed on a bulk silicon substrate by using an anode patterning method. The single crystalline active region is thicker and broader than the channel region. A nitride layer(37b) is formed on both sides of the single crystalline active region to expose a top part of the single crystalline active region. A gate electrode(35) is formed on overlap the top part of the exposed single crystalline active region.
Abstract translation: 提供了使用Si衬底的多栅极MOS晶体管及其制造方法，以通过使用体硅衬底来改善导热性和浮体效应。 通过使用阳极图案化方法，在体硅衬底上形成具有流线型顶部和位于沟道区两侧的单晶有源区（36a，36b）的沟道区（32b）。 单晶有源区域比沟道区域更宽和更宽。 在单晶有源区的两侧形成氮化物层（37b），以露出单晶有源区的顶部。 在暴露的单晶有源区的顶部上重叠形成栅电极（35）。
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公开(公告)号：KR100609367B1
公开(公告)日：2006-08-08
申请号：KR1020050034402
申请日：2005-04-26
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼 상에 제1 산화막을 형성하는 단계와, 상기 제1 웨이퍼의 상면이 노출되도록 상기 제1 웨이퍼 상부의 제1 산화막을 제거한 후 노출된 상기 제1 웨이퍼의 상면에 반도체 에피막층 및 반도체층을 순차적으로 형성하는 단계와, 상기 반도체층 상에 소정 두께의 제2 산화막이 형성된 제2 웨이퍼를 접합시키는 단계와, 상기 반도체층이 노출되도록 상기 제1 웨이퍼 하부의 제1 산화막, 상기 매립산화막층 하부의 제1 웨이퍼, 상기 매립산화막층, 상기 반도체 에피막층과 상기 매립산화막층 사이의 제1 웨이퍼 및 상기 반도체 에피막층을 순차적으로 제거하는 단계를 포함함으로써, 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 산소이온, 반도체 에피막층-
公开(公告)号：KR100596508B1
公开(公告)日：2006-07-05
申请号：KR1020030097071
申请日：2003-12-26
Applicant: 한국전자통신연구원
IPC: H01L27/092 , H01L21/8228
Abstract: 본 발명은 실리콘 기판과, 상기 실리콘 기판상에 형성된 Fin 채널, 게이트 절연막, 게이트 및 소스/드레인 전극을 포함하는 FinFET 및 FinFET의 Fin채널 제조방법에 관한 것으로서, 상기 Fin 채널은, 상기 실리콘 기판상에 형성되는 버퍼층인 경사 SiGe층상에 형성되며, 상기 경사 SiGe층 상부에 에피택셜 성장되며 적어도 일영역에 패터닝된 Fin이 구비된 이완된 SiGe층, 및 상기 이완된 SiGe층상에 적어도 상기 Fin상에 형성되는 스트레인드 실리콘층을 포함하여 구성되거나, 상기 실리콘 기판의 적어도 일영역에 패터닝된 실리콘 Fin, 상기 실리콘 Fin 상에 에피택셜 성장된 스트레인드 SiGe층, 및 상기 스트레인드 SiGe층 상에 에피택셜 실리콘층을 포함하여 구성되도록 한다. 이러한 구성을 통해서, 종래의 실리콘 FinFET 보다 소자의 성능을 크게 향상시킬 수 있다.
나노, Fin, MOSFET, FinFET, 스트레인드 Si, 스트레인드 SiGe, 게이트 절연막-
公开(公告)号：KR1020060067128A
公开(公告)日：2006-06-19
申请号：KR1020050063105
申请日：2005-07-13
Applicant: 한국전자통신연구원
IPC: G06F7/50
Abstract: 본 발명은 가산기(Adder)에 관한 것으로, 특히 캐리경로를 단축시키는 회로를 가산기의 소정부분에 구성시킴으로써, 캐리 계산 속도를 빠르게 하고 다중 비트 가산시 연산속도를 향상시킬 수 있는 가산기에 관한 것이다.
본 발명에 따른 가산기는 브렌트 쿵 방식의 복수의 비트 가산기를 포함하며, 상기 복수의 비트 가산기 중 적어도 하나인 i 번째 비트 가산기는 캐리(C
i-1 )를 이용하지 아니하고, i-2 번째 캐리(C
i-2 )를 이용하여 i 번째 캐리(C
i )를 구하는 가산기 이다.
고속 가산기(덧셈기), 비트 분할, 오아(OR) 게이트, 낸드(NAND) 게이트-
公开(公告)号：KR100541975B1
公开(公告)日：2006-01-10
申请号：KR1020030096035
申请日：2003-12-24
Applicant: 한국전자통신연구원
IPC: G09G3/30
CPC classification number: G09G3/30 , G09G2310/027 , G09G2320/0276
Abstract: 본 발명은 디지털 신호를 아날로그 신호로 변환하고 이 변환과정에서 동시에 램프 신호를 생성하는 디지털-아날로그 변환/램프 회로를 구비하는 능동 구동형 EL의 소스 구동회로를 제공한다. 이를 통해 온도나 문턱전압 변동에 무관하고 종래의 램프 회로를 사용하지 않을 수 있어 고집적도가 가능하도록 할 수 있다.
능동, 무기 EL, 소스 구동회로
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