公开(公告)号：KR1019970018748A

公开(公告)日：1997-04-30

申请号：KR1019950032982

申请日：1995-09-29

Applicant: 삼성전자주식회사

Inventor： 강창석 ,  조학주

IPC: H01L29/92

Abstract: 강유전체 커패시터의 제조방법에 대해 기재되어 있다. 이는, 반도체기판에 트랜지스터를 형성하는 제1 단계, 트랜지스터가 형성되어 있는 반도체기판 전면에 층간절연층을 형성하는 제2 단계, 트랜지스터의 소오스 및 드레인 영역을 노출시키기 위한 패턴층을 층간절연층 상에 형성하는 제3 단계, 패턴층을 마스크로 하여 층간절연층을 두께 일부를 등방성식각하는 제4 단계, 패턴층을 마스크로 하여 등방성식각 후 남아 있는 층간절연층을 이방성식각함으로써 소오스 및 드레인을 각각 노출시키는 제1 및 제2 홀을 형성하는 제5 단계, 홀들이 형성되어 있는 반도체기판 전면에 제1 전극, 강유전체 및 제2 전극을 차례대로 적층하는 제6 단계, 제1전극, 강유전체 및 제2전극을 패터닝함으로써 제1 홀 내에만 커패시터를 형성하는 제7 단계 및 금속배선을 형성하는 제8 단계를 포함하는 것을 특징으로 한다. 따라서, 셀 정전용량 및 집적도가 종래 보다 큰 강유전체 커패시터를 얻을 수 있다.

公开(公告)号：KR1020170062618A

公开(公告)日：2017-06-08

申请号：KR1020150167596

申请日：2015-11-27

Applicant: 삼성전자주식회사

Inventor： 고용선 ,  박상진 ,  조학주 ,  박병재 ,  한정남

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L29/785 ,  H01L21/823821 ,  H01L29/0649 ,  H01L29/42372 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7848

Abstract: 본발명의반도체소자에관한것으로, 기판으로부터돌출되고, 제1 방향으로서로이격되는한 쌍의활성패턴들, 상기한 쌍의활성패턴들을가로지르며, 상기제1 방향과교차하는제2 방향으로서로이격되는한 쌍의게이트전극들, 상기한 쌍의게이트전극들의측벽들상에배치되는게이트스페이서들, 상기한 쌍의게이트전극들사이의상기한 쌍의활성패턴들상에배치되는소스/드레인영역들및 상기한 쌍의활성패턴들사이및 상기한 쌍의게이트전극들사이의상기기판상에배치되는스페이서보호패턴을포함하되, 상기스페이서보호패턴은상기게이트스페이서들과공통으로연결되는반도체소자를제공한다.

Abstract translation: 一对有源图案，从所述基板突出并且在第一方向，与所述一对有源图案交叉的第二方向以及与所述第一方向交叉的第二方向上彼此间隔开， 设置在所述一对栅电极，一对设置在一对的栅电极的侧壁上的栅极间隔件之间的活动模式的源/漏区，一对的栅电极隔开 以及间隔保护图案，设置在所述一对有源图案之间以及所述一对栅电极之间的所述器件板上，其中所述间隔保护图案提供与所述栅极间隔件共同连接的半导体元件 的。

公开(公告)号：KR101578520B1

公开(公告)日：2015-12-18

申请号：KR1020080102538

申请日：2008-10-20

Applicant: 삼성전자주식회사

Inventor： 현상진 ,  신유균 ,  조학주 ,  홍형석

IPC: H01L21/336

CPC classification number: H01L21/28185 ,  H01L21/31155 ,  H01L21/3143 ,  H01L21/31612 ,  H01L21/31645 ,  H01L21/3185 ,  H01L21/823462 ,  H01L21/823857 ,  H01L29/513 ,  H01L29/517

Abstract: 반도체소자및 그형성방법이제공된다. 이반도체소자의형성방법은기판상에복수의원소를포함하는게이트유전막을형성하는것, 게이트유전막에특정원소를공급하는것, 복수의원소중 적어도한 원소와특정원소를반응시켜생성물을형성하는것 및생성물을제거하는것을포함할수 있다.

公开(公告)号：KR101527535B1

公开(公告)日：2015-06-10

申请号：KR1020080103197

申请日：2008-10-21

Applicant: 삼성전자주식회사

Inventor： 현상진 ,  최시영 ,  신유균 ,  서강일 ,  조학주 ,  나훈주 ,  이효산 ,  박전웅 ,  이혜란 ,  홍형석

IPC: H01L21/324 ,  H01L21/3105

CPC classification number: H01L21/823842 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823857

Abstract: 반도체소자및 그형성방법을제공한다. 이방법은기판상에단일층또는다층의금속산화막을형성하고, 금속산화막상에희생산화막을형성한다. 기판에열처리공정을수행한다. 열처리공정의공정온도에서, 희생산화막의형성자유에너지는금속산화막의형성자유에너지보다크다.

公开(公告)号：KR101458956B1

公开(公告)日：2014-11-07

申请号：KR1020080001438

申请日：2008-01-04

Applicant: 삼성전자주식회사 ,  엥떼르위니베르시테르 미크로엘렉트로니카 쌍트륌 베제드두블르베

Inventor： 조학주 ,  톰슈람 ,  스테판드젠트

IPC: H01L29/78 ,  H01L27/105

CPC classification number: H01L29/513 ,  H01L21/28088 ,  H01L21/28194 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/518 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본 발명은, 탄탈륨 탄화물, 탄탈륨 탄질화물, 하프늄 탄화물 및 하프늄 탄질화물로 이루어진 군으로부터 선택된 금속 화합물을 포함하는 전극; 4.0 이상의 k 값을 가지며, 질소 및 실리콘을 포함하는 하프늄 산화물의 하이-k 유전체층; 및 상기 전극과 상기 하이-k 유전체층 사이에 위치한 질소 및/또는 실리콘 및/또는 탄소 장벽층을 포함하고, 상기 질소 및/또는 실리콘 및/또는 탄소 장벽층은 하나 또는 그 이상의 금속 산화물을 포함하며, 상기 금속 산화물의 상기 금속은 란탄나이드, 알루미늄 또는 하프늄으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 소자를 제공한다.
커패시터, 확산, 장벽층, 탄탈륨, 하프늄

公开(公告)号：KR1020120106483A

公开(公告)日：2012-09-26

申请号：KR1020110024618

申请日：2011-03-18

Applicant: 삼성전자주식회사

Inventor： 정원철 ,  여윤영 ,  김동원 ,  박홍배 ,  조학주

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66545 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/78 ,  H01L29/66477

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to improve the performance characteristics of a transistor by determining threshold voltage of the transistor by work function. CONSTITUTION: A hole for gate electrode formation is formed on an insulating layer(201). The hole for gate electrode formation comprises a sidewall portion, a bottom portion, and an edge portion between the sidewall portion and the bottom portion. The hole for a gate electrode formation is overlapped with a channel region. A gate electrode part is formed on the hole for gate electrode formation. A first metal layer pattern(311) is formed on the hole for gate electrode formation. A second metal layer pattern(321) is formed on the first metal layer pattern.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，通过通过功函数确定晶体管的阈值电压来改善晶体管的性能特性。 构成：在绝缘层（201）上形成用于栅电极形成的孔。 用于栅极电极形成的孔包括侧壁部分，底部部分和侧壁部分与底部部分之间的边缘部分。 用于栅电极形成的孔与沟道区重叠。 在用于栅电极形成的孔上形成栅电极部。 在用于栅电极形成的孔上形成第一金属层图案（311）。 在第一金属层图案上形成第二金属层图案（321）。

公开(公告)号：KR1020120047537A

公开(公告)日：2012-05-14

申请号：KR1020100109162

申请日：2010-11-04

Applicant: 삼성전자주식회사

Inventor： 김종필 ,  장영관 ,  김동원 ,  조학주

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/28008 ,  H01L21/28123 ,  H01L21/76 ,  H01L21/76232 ,  H01L21/823437 ,  H01L21/823481 ,  H01L29/165 ,  H01L29/49 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/7848

Abstract: PURPOSE: A method for fabricating a gate and a method of manufacturing a semiconductor device using the same are provided to perform subsequent processes more conveniently by performing a planarization process, which eliminates a level difference, before a gate electrode is formed. CONSTITUTION: An element isolation film is formed on a substrate(S11). An insulating layer and a conductive film are successively formed on a front of a substrate(S12). An upper side of the conductive film is planarized and planarization is operated by chemical mechanical polishing(S13). The insulating layer and the conductive film are patterned and a gate electrode is formed(S15).

Abstract translation: 目的：提供一种用于制造栅极的方法和使用其制造半导体器件的方法，其通过在形成栅电极之前执行消除电平差的平坦化处理来更方便地执行后续处理。 构成：在基板上形成元件隔离膜（S11）。 在基板的前面依次形成绝缘层和导电膜（S12）。 导电膜的上侧被平坦化，并且通过化学机械抛光来操作平面化（S13）。 图案化绝缘层和导电膜，形成栅电极（S15）。

公开(公告)号：KR1020100033333A

公开(公告)日：2010-03-29

申请号：KR1020090041271

申请日：2009-05-12

Applicant: 삼성전자주식회사

Inventor： 박홍배 ,  조학주 ,  홍석훈 ,  현상진 ,  나훈주 ,  홍형석

IPC: H01L29/78

CPC classification number: H01L29/42312 ,  H01L21/02225 ,  H01L21/02576 ,  H01L21/02579 ,  H01L29/4232

Abstract: PURPOSE: An N type capping film and a semiconductor device and a method of formation thereof are provided to reduce flat band voltage. The threshold voltage of the metal gate electrode can be low made. CONSTITUTION: A first well domain(106) is arranged in a semiconductor substrate(100). A first gate electrode(140) is arranged on the first well domain. A first N type capping pattern(110), and a first P-type the capping pattern(130) and a first gate insulation pattern(120) are allowed in between the first well domain and the first gate electrode. The first N type capping pattern comprises at least one of laO, gdO, dyO, srO, baO and ErO. The first P-type capping pattern comprises an aluminum oxide film and an aluminum metal oxide layer.

Abstract translation: 目的：提供N型封盖膜和半导体器件及其形成方法以降低平带电压。 可以使金属栅电极的阈值电压低。 构成：在半导体衬底（100）中布置第一阱畴（106）。 第一栅电极（140）布置在第一阱结构域上。 第一N型封盖图案（110）和第一P型封盖图案（130）和第一栅极绝缘图案（120）被允许在第一阱区域和第一栅极电极之间。 第一N型封盖图案包括laO，gdO，dyO，srO，baO和ErO中的至少一种。 第一P型封盖图案包括氧化铝膜和铝金属氧化物层。

公开(公告)号：KR100666917B1

公开(公告)日：2007-01-10

申请号：KR1020050116754

申请日：2005-12-02

Applicant: 삼성전자주식회사

Inventor： 전택수 ,  조학주 ,  이혜란 ,  신유균 ,  강상범

IPC: H01L21/336

CPC classification number: H01L21/823842 ,  H01L21/28088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/518

Abstract: A method for manufacturing a semiconductor device having a WCN layer is provided to increase work function of a gate electrode by thermally decomposing a source gas to form the WCN layer. A high-k dielectric(204) is formed on a substrate(200). A source gas containing a tungsten amine derivative is introduced to the high-k dielectric. The source gas is thermally decomposed to form a WCN layer(206) on the high-k dielectric. The WCN layer is patterned to form a gate electrode. The tungsten amine derivative includes a bis(tert-butylimido)bis(dimetylamido)W. A carrier gas is used for introducing the source gas to the substrate. A pressure control gas is introduced to control pressure in an active chamber for forming the WCN layer.

Abstract translation: 提供具有WCN层的半导体器件的制造方法，通过热分解源气体来形成WCN层，来增加栅电极的功函数。 在基板（200）上形成高k电介质（204）。 将含有钨胺衍生物的源气体引入高k电介质。 源气体被热分解以在高k电介质上形成WCN层（206）。 图案化WCN层以形成栅电极。 钨胺衍生物包括双（叔丁基亚氨基）双（二甲酰氨基）W。 使用载气将源气体引入基板。 引入压力控制气体以控制用于形成WCN层的活性室中的压力。

公开(公告)号：KR1020060107071A

公开(公告)日：2006-10-13

申请号：KR1020050029068

申请日：2005-04-07

Applicant: 삼성전자주식회사

Inventor： 이혜란 ,  신유균 ,  강상범 ,  조학주 ,  박성건 ,  전택수

IPC: H01L29/78

CPC classification number: H01L21/823842 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/823807 ,  H01L21/823828 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/518 ,  H01L29/78 ,  H01L21/823857

Abstract: 본 발명은 엔형 트랜지스터 및 피형 트랜지스터를 포함하는 반도체 장치에 관련된 것으로서, 집적회로의 소형화에 따른 적절한 게이트 구조를 개시한다. 본 발명에 따르면, 주변회로 영역의 피형 트랜지스터는 게이트 절연막과 접하는 금속층을 포함하고 셀 영역 및 주변회로 영역의 엔형 트랜지스터는 게이트 절연막과 접하는 폴리실리콘층을 포함한다.
씨모스, 일함수, 문턱전압, 금속 게이트, 폴리실리콘