公开(公告)号：KR1020030023286A

公开(公告)日：2003-03-19

申请号：KR1020010056434

申请日：2001-09-13

Applicant: 한국전자통신연구원

Inventor： 권성구 ,  유성욱 ,  박종문 ,  박건식 ,  김보우

IPC: H01L21/28

Abstract: PURPOSE: A semiconductor device having a metal wiring layer completely buried in a hole and fabrication method by using a selective nitridation process are provided to prevent generation of a void and a short circuit when the metal line layer is buried into a contact hole or a via hole. CONSTITUTION: A hole(104) and an interlayer dielectric(103) are formed on a semiconductor substrate(101). The first material layer pattern(105a) is formed on an inner wall and a bottom of the hole(104) and the interlayer dielectric(103). The second material layer pattern(109a) is formed on the first material layer pattern(105a). A metal line layer is formed by burying sequentially the first metal layer pattern(111a), the second metal layer pattern(113a), the third metal layer pattern(115a), and the fourth metal layer pattern(117a) into the hole(104).

Abstract translation: 目的：提供一种将金属布线层完全埋入孔中的半导体器件，并且通过使用选择性氮化处理的制造方法来防止当金属线层埋入接触孔或通孔中时产生空隙和短路 孔。 构成：在半导体基板（101）上形成有孔（104）和层间电介质（103）。 第一材料层图案（105a）形成在孔（104）和层间电介质（103）的内壁和底部上。 第二材料层图案（109a）形成在第一材料层图案（105a）上。 通过将第一金属层图案（111a），第二金属层图案（113a），第三金属层图案（115a）和第四金属层图案（117a）依次埋入孔（104）中而形成金属线层 ）。

公开(公告)号：KR100284586B1

公开(公告)日：2001-05-02

申请号：KR1019980023728

申请日：1998-06-23

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  윤용선 ,  진영모 ,  백규하

IPC: H01J9/02

Abstract: 본 발명은 광 콘트라스트 증가물질을 이용한 실리콘 팁을 갖는 전계방출 소자의 게이트 전극의 형상을 제조하는 방법에 관한 것으로서, 유리기판상에 폴리실리콘 혹은 비정질 실리콘을 증착하고, 실리콘 팁을 형성시킨 후 게이트 절연막(2)을 플라즈마 화학증착방법(PECVD)이나 저압 화학증착방법(LPCVD)으로 소정 두께로 저온에서 증착시키고, 그 결과물 위에 블랭크 노광에너지에 의해 조절되는 게이트 개구 형상을 형성시키기 위해 게이트 전극 금속층을 증착시키고, 이 위에 알루미늄(Al)을 사용한 게이트 전극 마스킹용 박막을 증착시킨 후 상기 게이트 전극 마스킹용 박막 위에 포토레지스트와 상기 포토레지스터 위에 도포되는 두께 차이에 따라 블랭크 노광 빛을 선별적으로 투과하여 게이트 개구 형상을 포토레지스트 상에 자동정렬하는 광 콘트라스 트 증가물질을 순차로 도포시킨 후 마스크 패턴이 없는 블랭크 노광 및 현상공정을 수행하여 게이트 개구형상을 포토레지스트상에 자기 정렬형태로 형성시키며, 상기 포토레지스트를 마스킹층으로 하여 상기 게이트 전극 마스킹용 박막을 식각한 후, 이 박막을 마스킹층으로 하여 게이트 전극 금속층을 식각하여 상기 게이트 절연막을 노출시키고, 잔류한 포토레지스트를 플라즈마를 이용하여 제거한 후, 게이트 절연 산화막의 일부를 식각용액(BOE 6:1)을 이용하여 습식식각하여 팁을 노출시킨 후, 게이트 전극을 패터닝(patterning)하고 식각함으로써, 화학 기계적 연마나 에치백 시 나타나는 게이트 배선의 단선을 해결할 수 있고, 게이트 형상크기의 불균일성을 개선할 수 있으므로 제조공정의 수율향상을 도모할 수 있으며, 반도체 공정 장비의 이용 및 � �적회로 제조공정과 양립성 있게 제작할 수 있는 효과를 갖는다.

公开(公告)号：KR1020010004089A

公开(公告)日：2001-01-15

申请号：KR1019990024695

申请日：1999-06-28

Applicant: 한국전자통신연구원

Inventor： 백규하 ,  윤용선 ,  박종문

IPC: H01L29/78

Abstract: PURPOSE: A planarized metal oxide semiconductor(MOS) field effect transistor(FET) is provided to control loss of a silicon substrate by simultaneously forming an isolation oxide layer and a metal insulating layer on the silicon substrate, and to prevent a leakage current by connecting a junction and a metal line with polycrystalline silicon. CONSTITUTION: In a metal oxide semiconductor(MOS) field effect transistor(FET), a silicon substrate(11) in a junction portion of a source and a drain is plane, and a silicon substrate under an isolation layer is plane. And, a high density source/drain junction(23) is connected to a source/drain metal line with polycrystalline silicon(24) containing impurities. A metal line is formed on gate polycrystalline silicon and on the polycrystalline silicon for connecting the source and drain.

Abstract translation: 目的：提供平面化的金属氧化物半导体（MOS）场效应晶体管（FET），以通过在硅衬底上同时形成隔离氧化物层和金属绝缘层来控制硅衬底的损耗，并通过连接来防止漏电流 一个结和一个金属线与多晶硅。 构成：在金属氧化物半导体（MOS）场效应晶体管（FET）中，源极和漏极的接合部分中的硅衬底（11）是平面，隔离层下的硅衬底是平面。 并且，高密度源极/漏极结（23）连接到具有含杂质的多晶硅（24）的源极/漏极金属线。 在栅极多晶硅和多晶硅上形成金属线，用于连接源极和漏极。

公开(公告)号：KR100233264B1

公开(公告)日：1999-12-01

申请号：KR1019960069287

申请日：1996-12-20

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  이대우 ,  박종문 ,  백규하 ,  구진근 ,  남기수

IPC: H01L27/02

Abstract: 아날로그 CMOS IC(집적회로: integrated circuits)에는 CMOS 소자와 수동소자(저항, 캐패시터 등)가 포함된다. 아날로그 CMOS IC를 제조하는 방법은 CMOS 소자를 제작한 후 수동소자를 제작하는 방법과 다결정실리콘을 이용하여 저항과 캐패시터의 하층 전극을 먼저 형성한 후에 캐패시터 절연막을 형성하고 게이트 절연막을 성장시킨 후 게이트 전극을 형성하여 CMOS 소자와 다결정실리콘 캐패시터를 제작하는 방법이 있다. 후자의 방법은 저항 소자를 먼저 제작하고 CMOS 소자를 제작함으로서 수동소자를 제작할 때 CMOS 소자에 미치는 영향을 줄일 수 있지만, 전체 공정이 복잡해질 뿐만아니라 CMOS 소자의 균일성과 재현성에 문제가 발생된다. 전자는 CMOS 소자를 제작하고 수동소자를 제작하기 때문에 CMOS 소자의 특성의 재현성과 균일성이 우수하게 할 수 있으나, 수동소자를 제작할 때 CMOS 소자에 영향을 미칠 수 있게 된다.
따라서 본 발명에서는 아날로그 CMOS IC 제조공에 있어서 CMOS 소자의 특성을 나쁘게 하지 않고 수동소자를 제작하는 방법에 관한 것이다. 이 방법은 CMOS 소자를 제작한 후에 산소나 기타 불순물이 투과되지 않는 질화막을 소자가 형성되는 전면에 증착후에 수동소자인 캐패시터가 형성되는 부분의 질화막을 제거하고 캐패시터 절연막을 형성한 다음에 저항과 다결정실리콘 캐패시터의 상층 전극인 다결정실리콘을 증착하여 수동소자를 제작하는 것이다. 이 방법은 캐패시터 절연막을 형성하기 위하여 다결정실리콘을 산화시키거나 저압화학증착법으로 절연막을 증착시킬 때 CMOS 소자 채널 가장자리에 산화막이 성장되거나 소자에 불순물이 도입되어 소자의 특성이 나빠지는 것을 억제할 수 있다.

公开(公告)号：KR100211956B1

公开(公告)日：1999-08-02

申请号：KR1019960014321

申请日：1996-05-02

Applicant: 한국전자통신연구원

Inventor： 김기홍 ,  박종문 ,  박민 ,  박병선 ,  박철순

IPC: H01L21/28

Abstract: 본 발명은 반도체 소자의 다층 금속배선 제조방법에 관한 것으로, 종래의 제조방법이 1차 배선, 비아 홀, 2차 배선의 순서로 진행하는 반면, 본 발명은 비아 홀 대신에 비아 기둥을 이용하며, 1차 배선과 비아 기둥을 하나의 금속도전층으로 금속막의 식각시 감광제와의 선택비 차이를 이요하여 한꺼번에 형성하며, 이어서 PECVD 산화막과 SOG 박막을 이용하여 1차 금속배선의 갭-채움과 평탄화를 수행하고 CMP 또는 애치백 등의 기술을 이용하여 비아기둥의 최상단면이 노출되고 완전히 평탄화가 이루어진 상태에서 2차 금속배선을 완성하는 것으로, 2차 금속배선 이전까지의 단계를 반복 수행함으로써, 다층 금속배선을 쉽게 가능토록 한다.

公开(公告)号：KR1019990052175A

公开(公告)日：1999-07-05

申请号：KR1019970071624

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  윤용선 ,  진영모 ,  백규하 ,  남기수

IPC: H01L21/28

Abstract: 본 발명은 반도체 소자의 제조 공정시 미세패턴이 가능한 다층 금속배선의 제조방법을 제공한다.
본 발명의 다층 금속배선 방법은 반도체 소자가 형성되어 있는 기판상에 1차 금속 배선층과 상층 금속과의 접속을 위한 필라를 형성하기 위해 필라 형성용 금속막을 차례로 적층하고, 필라 형성용 금속막상에 감광막 패턴을 형성하여 산화막을 패터닝하여 산화막 패턴을 필라 형성용 마스크 패턴으로 이용 하며, 산화막으로 식각 마스크 패턴을 형성한 후, 1차 금속 배선층의 패턴 형상을 가지는 감광막 패턴을 형성하고, 감광막 패턴을 식각 마스크로 이용하여 필라 형성용 금속막을 식각하여 1차 금속 배선의 패터닝 형상을 필라 형성용 금속막에 형성한 후, 감광막 패턴을 제거하고 산화막으로된 마스크 패턴을 식각 마스크로 이용하여, 필라 형성용 금속막과 1차 금속 배선층을 동시에 패터닝하여 필라와 1차 금속배선을 형성하는 공정에 이루어진다.
본 발명은 필라를 형성하기 위한 마스크로서 산화막을 이용하므로서 단차의 발생을 없앨 수 있어, 1층이상의 상층 금속층을 미세하게 패터닝할 수 있다.

公开(公告)号：KR1019930008526A

公开(公告)日：1993-05-21

申请号：KR1019910018988

申请日：1991-10-28

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박종문 ,  최창억 ,  진영모 ,  현영철 ,  박희복 ,  임태영

IPC: G03F7/26

Abstract: 본 발명은 반도체 장치의 습식식각(wet etching)방법에 관한 것으로 특히, 암모늄프로라이드(NH
4 F)를 이용한 금속박막 식각방법에 관한 것이다.
본 발명은 종래의 식각용액(인산 : 질산 : 초산 : 물=80 : 5 : 5 : 10)에 암모늄프로라이드(NH
4 F)를 전체용액의 0.5% 내지 1% 정도로 혼합하여 제조한 새로운 식각용액을 사용하여 금속 박막(4)을 식각 함으로써 별도의 실리콘 잔유물(5)을 제거하기 위한 공정이 필요치 않을 뿐만 아니라, 본 발명을 이온센서 반도체 장치의 제조방법에 적용하는 경우 금속 패턴을 형성하는 공정에서 발생되는 게이트 질화막의 표면 손상을 방지할 수 있다.

公开(公告)号：KR101593601B1

公开(公告)日：2016-02-15

申请号：KR1020140039956

申请日：2014-04-03

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  박건식 ,  전동석 ,  유성욱 ,  김상기 ,  이진호

IPC: B29C33/42 ,  H01L21/027

CPC classification number: B29C33/3842 ,  B29C45/17 ,  B29C59/002 ,  B29C2033/385 ,  B29L2031/757

Abstract: 본발명은베이스몰드및 몰드의제조방법에관한것으로, 보다구체적으로는기판상에서로이격되어차례로적층된제1막및 제2막을형성하는것; 상기제1막을패터닝하여제1패턴을형성하는것; 상기제1패턴의양 측벽들상에제1스페이서를형성하는것; 상기제1스페이서를식각마스크로상기제2막을식각하여, 제2패턴을형성하는것; 상기제1스페이서를제거하여, 상기기판상에상기제1패턴및 상기제2패턴을포함하는적층구조체를형성하는것; 및상기적층구조체를덮는몰드막을형성하는것을포함하는몰드의제조방법에관한것이다.

公开(公告)号：KR101168155B1

公开(公告)日：2012-07-24

申请号：KR1020080122151

申请日：2008-12-03

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  구진근 ,  김보우 ,  우종창 ,  강진영 ,  박건식 ,  박종문 ,  유성욱

IPC: B24B37/00 ,  B24B37/34 ,  H01L21/304

Abstract: 반도체 웨이퍼(wafer)와 같은 피 가공소재를 화학 기계적 폴리싱(chemical mechanical Polishing, CMP)을 통하여 연마하는 화학 기계적 연마장치가 제공된다.
상기 화학 기계적 연마장치는 그 구성 일 예로, 장치 베이스 상에 이동 가능하게 제공된 이동형 장치 프레임;과, 피 가공소재를 연마토록 상기 장치 프레임 사이에 회전 구동 가능하게 제공되는 피 가공소재 연마유닛; 및, 상기 장치 베이스 상에 상기 피 가공소재 연마유닛의 하측에 설치되고 상기 피 가공소재가 장착되는 피 가공소재 홀더유닛을 포함하여 구성될 수 있다.
이와 같은 본 발명에 의하면, 기존 연마장치의 구조를 개선하여 반도체 웨이퍼와 같은 정밀 가공을 요하는 소재의 연마 평탄성과 정밀성을 부가하면서도, 소재 전체면으로 균일한 연마를 가능하게 하는 개선된 효과를 얻을 수 있다.
화학 기계적 폴리싱(CMP), 드럼형 CMP 장치, 웨이퍼 연마, 연마패드

公开(公告)号：KR101087140B1

公开(公告)日：2011-11-25

申请号：KR1020080129603

申请日：2008-12-18

Applicant: 한국전자통신연구원

Inventor： 우종창 ,  구진근 ,  김상기 ,  박종문 ,  박건식 ,  강진영

IPC: H01L21/3065 ,  H01L21/205

Abstract: 본 발명은 디척킹 불량을 방지하고 소비전력 손실을 줄일 수 있는 플라즈마 처리 장치의 기판 척킹/디척킹 장치를 제공한다. 본 발명에 따른 플라즈마 처리 장치의 척킹/디척킹 장치는, 플라즈마 처리시 기판을 안착하는 정전척; 상기 정전척에 상기 기판을 착탈하기 위해 전압을 인가하는 정전척 전원 공급부; 플라즈마 처리시 상기 정전척의 내부에 삽입되고, 플라즈마 처리 완료후 상기 정전척으로부터 상승하여 상기 기판을 상기 정전척으로부터 분리하는 리프트 핀; 상기 리프트 핀과 접지단 사이에 연결되고, 플라즈마 처리가 완료되면 상기 기판의 접지 전압으로부터 충전되는 충전부; 및 상기 충전부의 충전 전압이 소정 전압 이상일 경우, 상기 리프트 핀을 기판 접촉면 이상으로 상승시키고 상기 충전부에 충전된 전하를 상기 전원 공급부로 인가하는 제어부를 포함한다.
플라즈마 식각 장치, 척킹, 디척킹