-
公开(公告)号：KR1020060054686A
公开(公告)日：2006-05-23
申请号：KR1020040093330
申请日：2004-11-16
Applicant: 한국전자통신연구원
IPC: H01L21/336
CPC classification number: H01L29/66462 , H01L29/7785
Abstract: 본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판과, 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극과, 상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극을 포함함으로써, 격리도의 증가와 스위칭 속도를 증가시킬 수 있으며, 게이트 턴-온 전압의 증가, 항복전압의 증가 및 수평전도성분의 감소로 인하여 스위치 소자에 인가되는 최대 전압 한계값을 증가시켜 스위치 장치의 전력수송능력의 개선에 따른 고전력 저왜곡 특성 및 격리도의 증가를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 삽입손실, 격리도, 고전력 스위치, 저왜곡 스위치, 저손실 스위치, 고속스위치-
公开(公告)号：KR100582586B1
公开(公告)日：2006-05-23
申请号：KR1020040089452
申请日：2004-11-04
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 소정 두께의 절연막을 형성한 후 상기 절연막 상에 상기 절연막의 소정 부분이 노출되도록 제1 감광막 패턴을 형성하는 단계와, 노출된 부분의 상기 절연막을 식각하여 제1 언더컷을 형성한 후 상기 기판이 노출되도록 잔류된 절연막을 식각하는 단계와, 상기 제1 감광막 패턴을 제거한 후 노출된 상기 기판과 상기 절연막의 소정 부분이 노출되도록 상기 절연막 상에 제2 감광막 패턴을 형성하는 단계와, 제2 언더컷이 형성되도록 노출된 부분의 상기 기판을 식각하는 단계와, 상기 기판을 소정 깊이로 식각한 후 상기 결과물의 전체 상부에 소정 두께의 금속층을 증착하는 단계와, 상기 제2 감광막 패턴 상부의 금속층과 상기 제2 감광막 패턴을 제거하는 단계를 포함하여 이루어짐으로써, 실리콘 질화막의 습식 식각법을 통한 언더컷을 형성하여 게이트 저항을 감소시킬 수 있으며, 습식 및 건식 식각법의 혼합 사용으로 인한 게이트-소스, 게이트-드레인 캐패시턴스를 감소시켜 고주파 특성을 향상시킬 수 있는 효과가 있다.
반도체 소자, 티형 게이트, 리세스 식각, 실리콘 질화막, 반응성이온식각, 언더컷-
公开(公告)号：KR1020060040208A
公开(公告)日：2006-05-10
申请号：KR1020040089452
申请日：2004-11-04
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 소자의 티형 게이트 제조방법에 관한 것으로, 보다 상세하게는 기판 상에 소정 두께의 절연막을 형성한 후 상기 절연막 상에 상기 절연막의 소정 부분이 노출되도록 제1 감광막 패턴을 형성하는 단계와, 노출된 부분의 상기 절연막을 식각하여 제1 언더컷을 형성한 후 상기 기판이 노출되도록 잔류된 절연막을 식각하는 단계와, 상기 제1 감광막 패턴을 제거한 후 노출된 상기 기판과 상기 절연막의 소정 부분이 노출되도록 상기 절연막 상에 제2 감광막 패턴을 형성하는 단계와, 제2 언더컷이 형성되도록 노출된 부분의 상기 기판을 식각하는 단계와, 상기 기판을 소정 깊이로 식각한 후 상기 결과물의 전체 상부에 소정 두께의 금속층을 증착하는 단계와, 상기 제2 감광막 패턴 상부의 금속층과 상기 제2 감광막 패턴을 제거하는 단계를 포함하여 이루어짐으로써, 실리콘 질화막의 습식 식각법을 통한 언더컷을 형성하여 게이트 저항을 감소시킬 수 있으며, 습식 및 건식 식각법의 혼합 사용으로 인한 게이트-소스, 게이트-드레인 캐패시턴스를 감소시켜 고주파 특성을 향상시킬 수 있는 효과가 있다.
반도체 소자, 티형 게이트, 리세스 식각, 실리콘 질화막, 반응성이온식각, 언더컷-
公开(公告)号：KR1020060034176A
公开(公告)日：2006-04-21
申请号：KR1020040083335
申请日：2004-10-18
Applicant: 한국전자통신연구원
IPC: H03F3/20
Abstract: 본 발명은 무선 통신 시스템에 사용되는 초고주파 증폭기에 관한 것으로, 고주파 신호를 증폭하기 위한 트랜지스터, 입력단자를 통해 제공되는 고주파 신호를 상기 트랜지스터에 정합시키는 입력 정합회로, 상기 트랜지스터로 바이어스 전압을 제공하는 바이어스 공급부, 상기 트랜지스터에서 증폭된 고주파 신호를 출력단자로 전달하는 출력 정합회로를 포함하며, 상기 입력단자와 상기 입력 정합회로, 그리고 상기 출력 정합회로와 상기 출력단자 사이에 스트립 라인들이 캐패시턴스를 갖도록 구성된 DC 블록 및 RF 정합수단이 각각 구비된다. 금속 스트립 라인들로 구성된 DC 블록 및 RF 정합수단은 유전체의 두께 변화에 관계없이 일정한 캐패시턴스 및 높은 안정도를 가진다.
증폭기, 정합수단, 정합회로, 스트립 라인, 캐패시턴스-
公开(公告)号：KR1020050059636A
公开(公告)日：2005-06-21
申请号：KR1020030091338
申请日：2003-12-15
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: 본 발명의 반도체소자의 티형 게이트 형성방법은, 반도체기판 위에 제1 절연막을 형성하는 단계와, 제1 절연막 위에 제1 절연막의 일부 표면을 노출시키는 개구부를 갖는 마스크막패턴을 형성하되, 개구부의 폭은 상부에서 제1 절연막을 향할수록 점점 커지도록 하는 단계와, 제1 절연막의 노출부분에 대한 식각을 수행하여 반도체기판의 일부표면을 노출시키는 제1 절연막패턴을 형성하되, 반도체기판의 노출표면의 폭이 마스크막패턴의 하부 개구부의 폭보다 더 크도록 하는 단계와, 반도체기판의 노출표면, 제1 절연막패턴 및 마스크막패턴을 덮는 제2 절연막을 형성하는 단계와, 제2 절연막에 대한 이방성식각을 수행하여 반도체기판 위의 제2 절연막의 일부를 제거하여 반도체기판의 일부표면을 노출시키는 단계와 마스크막패턴 및 반도체기판의 노� �표면과 반도체기판 위의 제2 절연막 위에 상호 분리되는 게이트전극용 금속막을 형성하는 단계와, 그리고 마스크막패턴을 제거하여 마스크막패턴 위의 제2 절연막을 리프트-오프시키는 단계를 포함한다.
-
Patent Agency Ranking
公开(公告)号：KR100479266B1
公开(公告)日：2005-03-28
申请号：KR1020020074122
申请日：2002-11-26
Applicant: 한국전자통신연구원
IPC: H01L21/336
CPC classification number: H01L29/66462 , H01L29/42316 , H01L29/8128
Abstract: T형 게이트 전극을 가지는 전계효과 트랜지스터에서 게이트 전극과 소스 전극 사이의 기생 커패시턴스를 감소시키기 위하여 유전상수가 매우 낮은 실리카 에어로겔막을 절연막으로 사용하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 반도체 기판과, 상기 반도체 기판과 오믹 접촉을 이루도록 상기 반도체 기판 위에 형성된 소스 및 드레인 전극과, 상기 반도체 기판상에서 상기 소스 및 드레인 전극 사이에 형성된 T형 게이트 전극과, 상기 게이트 전극과 상기 소스 및 드레인 전극과의 사이에 개재되어 있는 실리카 에어로겔(silica aerogel)막을 포함하는 절연층으로 이루어진다.
-
公开(公告)号：KR102219400B1
公开(公告)日：2021-02-26
申请号：KR1020150120212
申请日：2015-08-26
Applicant: 한국전자통신연구원
Abstract: 반도체채널저항의등가회로를구성하는방법은, 반도체채널저항의제 1 전극및 제 2 전극을정의하는단계, 상기제 1 전극및 상기제 2 전극사이에연결되는수동소자부를정의하는단계및 상기수동소자부내 상기적어도두 개의수동소자의파라미터값을각각결정하는단계를포함한다. 여기에서, 상기수동소자부는병렬연결된적어도두 개의수동소자를포함한다. 따라서, 주파수변화에도불구하고반도체채널저항의특성을정확히나타낼수 있다.
-
-
-
公开(公告)号：KR101848244B1
公开(公告)日：2018-05-29
申请号：KR1020110133715
申请日：2011-12-13
Applicant: 한국전자통신연구원
IPC: H01L21/338 , H01L29/812
CPC classification number: H01L29/0649 , H01L21/28593 , H01L29/402 , H01L29/42316 , H01L29/66462 , H01L29/7786
Abstract: 본발명은계단형게이트전극을포함하는반도체소자및 그제조방법에관한것이다. 본발명의일 실시예에의한반도체소자의제조방법은, 다수의에피택셜층(epitaxial layer) 구조의반도체기판상에캡층(cap layer)을형성하고상기캡층의일부를식각하여활성영역을형성하는단계, 상기활성영역과상기캡층상에제 1 질화막, 제 2 질화막및 게이트형성을위한레지스트패턴을순차적으로형성하는단계, 상기레지스트패턴을통해상기제 2 질화막과상기제 1 질화막을순차적으로식각하고상기레지스트패턴을제거하여계단형의게이트절연막패턴을형성하는단계, 상기제 2 질화막상에게이트헤드패턴을형성하는단계, 상기게이트절연막패턴을통해상기반도체기판최상부의쇼트키층일부를식각하여언더컷(under-cut) 영역을형성하는단계, 상기게이트절연막패턴과상기게이트헤드패턴을통해내열성금속을증착하여계단형의게이트전극을형성하는단계및 상기게이트헤드패턴을제거하고절연막을증착하는단계를포함한다.
-
-
-
-
-
-
-
-
-
Search Results
117
records
(took 0.023 seconds)
