公开(公告)号：DE102019121229A1

公开(公告)日：2021-02-11

申请号：DE102019121229

申请日：2019-08-06

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  BASLER THOMAS ,  BAYERER REINHOLD ,  NIKITIN IVAN

IPC: H01L21/56 ,  H01L23/495 ,  H01L23/31

Abstract: Eine elektronische Vorrichtung beinhaltet ein elektrisch isolierendes Material, eine erste Lastelektrode, die auf einer ersten Oberfläche des elektrisch isolierenden Materials angeordnet ist, und eine zweite Lastelektrode, die auf einer zweiten Oberfläche des elektrisch isolierenden Materials gegenüber der ersten Oberfläche angeordnet ist, wobei die Lastelektroden durch das elektrisch isolierende Material über die gesamte Länge getrennt sind, auf der die Lastelektroden gegenüberliegende Abschnitte aufweisen, wobei Oberflächen der Lastelektroden, die vom elektrisch isolierenden Material abgewandt sind, durch das elektrisch isolierende Material unbedeckt sind.

公开(公告)号：DE102013102786B4

公开(公告)日：2020-09-10

申请号：DE102013102786

申请日：2013-03-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  HOSSEINI KHALIL ,  MAHLER JOACHIM

IPC: H01L21/60 ,  H01L21/98 ,  H01L23/50

Abstract: Verfahren zum Ausbilden eines Halbleiterpackage, wobei das Verfahren Folgendes aufweist:• Platzieren eines ersten Die (110), der eine Vorderseite des ersten Die (110) und eine Rückseite des ersten Die (110) aufweist, und eines zweiten Die (130), der eine Vorderseite des zweiten Die (130) und eine Rückseite des zweiten Die (130) aufweist, über einem Träger (10) derart, dass die Vorderseiten der Dies (110, 130) dem Träger (10) zugewandt sind, wobei der erste Die (110) eine andere Art von Die als der zweite Die (130) ist;• Platzieren einer Halbleitersäule (50) bei dem ersten und dem zweiten Die (110, 130) über dem Träger (10);• Einbetten des ersten und des zweiten Die (110, 130) und der Halbleitersäule (50) in ein Kapselungsmittel (90), das einen rekonstituierten Wafer (75) bildet, der eine Vorderseite (95) des rekonstituierten Wafers (75) und eine Rückseite (85) des rekonstituierten Wafers (75) aufweist;• Trennen des rekonstituierten Wafers (75) von dem Träger (10), um die Vorderseite (95) des rekonstituierten Wafers (75) zu exponieren;• als nächstes Verdünnen des rekonstituierten Wafers (75) von der Rückseite (85) des rekonstituierten Trägers (10) aus, um die Rückseite des ersten Die (110) und eine Oberfläche der Halbleitersäule (50) zu exponieren, wobei der erste Die (110) eine größere vertikale Höhe (H1) als der zweite Die (130) aufweist, so dass das Verdünnen die Rückseite des ersten Die (110) exponiert, aber nicht den zweiten Die (130);• Entfernen der Halbleitersäule (50) zum Ausbilden einer Durchöffnung (55) nach dem Verdünnen und• als nächstes Ausbilden einer rückseitigen leitenden Schicht (160, 180) auf der Rückseite (85) des rekonstituierten Wafers (75) und innerhalb der Durchöffnung (55), wobei die rückseitige leitende Schicht (160, 180) den ersten Die (110) kontaktiert und wobei der zweite Die (130) durch einen ersten Abschnitt des Kapselungsmittels (90) von der rückseitigen leitenden Schicht (160, 180) getrennt ist.

公开(公告)号：DE102016106137A1

公开(公告)日：2017-10-05

申请号：DE102016106137

申请日：2016-04-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  DÖPKE HOLGER ,  HOHLFELD OLAF ,  JUERSS MICHAEL

IPC: H01L21/56 ,  H01L21/60 ,  H01L23/28 ,  H01L23/48 ,  H01L23/538 ,  H01L25/07

Abstract: Das Verfahren umfasst das Bereitstellen eines Trägers, das Anordnen mindestens eines Halbleiterchips auf dem Träger, wobei der Halbleiterchip mindestens ein Kontaktpad auf einer Hauptseite umfasst, das Aufbringen eines Kontaktelements auf dem Kontaktpad, das Aufbringen einer dielektrischen Schicht auf dem Träger, dem Halbleiterchip und dem Kontaktelement, und das Aufbringen eines Kapselungsmaterials auf der dielektrischen Schicht.

公开(公告)号：DE102015109186A1

公开(公告)日：2016-12-15

申请号：DE102015109186

申请日：2015-06-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOEGERL JÜRGEN ,  FUERGUT EDWARD

IPC: H01L25/07 ,  H01L21/56 ,  H01L21/60 ,  H01L23/31 ,  H01L23/485

Abstract: Es wird eine Halbleiteranordnung bereitgestellt. Die Halbleiteranordnung kann umfassen: eine elektrisch leitfähige Platte mit einer Oberfläche, einer auf der Oberfläche der elektrisch leitfähigen Platte angeordneten Vielzahl von Leistungshalbleitervorrichtungen, wobei ein erster gesteuerter Anschluss jeder Leistungshalbleitervorrichtung der Vielzahl von Leistungshalbleitervorrichtungen mit der elektrisch leitfähigen Platte elektrisch gekoppelt sein kann, eine Vielzahl von elektrisch leitfähigen Blöcken, wobei jeder elektrisch leitfähige Block mit einem jeweiligen zweiten gesteuerten Anschluss jeder Leistungshalbleitervorrichtung der Vielzahl von Leistungshalbleitervorrichtungen elektrisch gekoppelt sein kann, und ein Verkapselungsmaterial, welches die Vielzahl von Leistungshalbleitervorrichtungen verkapselt, wobei zumindest eine Randregion der Oberfläche der elektrisch leitfähigen Platte frei vom Verkapselungsmaterial sein kann.

公开(公告)号：DE102015220438A1

公开(公告)日：2016-04-28

申请号：DE102015220438

申请日：2015-10-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： AHRENS CARSTEN ,  FUERGUT EDWARD ,  MUELLER ANNELIESE ,  STELTENPOHL ANTON

IPC: H01L23/66 ,  H01L21/822

Abstract: Es wird ein Bauelement offenbart, das einen Wafer/Chip, eine erste Schicht, ein erstes Bauelement, ein Isolierformelement und ein zweites Bauelement beinhaltet. Die erste Schicht ist über dem Chip gebildet und weist Nichtisolierungseigenschaften auf. Das erste Bauelement ist über der ersten Schicht gebildet. In einem Beispiel ist es nur über der ersten Schicht gebildet. Das Isolierformelement ist über dem Chip gebildet. Das Isolierformelement weist Isolierungseigenschaften auf. Das zweite Bauelement ist im Wesentlichen über dem Isolierformelement gebildet.

公开(公告)号：DE102015107445A1

公开(公告)日：2015-11-19

申请号：DE102015107445

申请日：2015-05-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： PALM PETTERI ,  FUERGUT EDWARD ,  ESCHER-POEPPEL IRMGARD

IPC: H01L21/56 ,  H01L21/58 ,  H01L21/60 ,  H01L23/36 ,  H01L23/48 ,  H01L23/50

Abstract: Ein Verfahren zur Herstellung eines Package für elektronische Vorrichtungen weist das Strukturieren einer Metallschicht auf, um eine strukturierte Metallschicht zu erzeugen, die mehrere Öffnungen aufweist. Halbleiterchips werden in mindestens einigen der Öffnungen platziert. Ein Verkapselungsmaterial wird über der strukturierten Metallschicht und den Halbleiterchips aufgebracht, um einen Einkapselungskörper zu bilden. Der Einkapselungskörper wird in mehrere Packages für elektronische Vorrichtungen getrennt.

公开(公告)号：DE102014111829A1

公开(公告)日：2015-02-26

申请号：DE102014111829

申请日：2014-08-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  BEER GOTTFRIED ,  HOHLFELD OLAF ,  HÖGERL JÜRGEN

IPC: H01L23/52 ,  H01L21/58 ,  H01L21/60 ,  H01L23/12 ,  H01L23/28 ,  H01L25/07

Abstract: Das Halbleitermodul enthält einen Träger, mehrere auf dem Träger angeordnete Halbleiter-Transistorchips, mehrere auf dem Träger angeordnete Halbleiter-Diodenchips, eine über den Halbleiter-Transistorchips und den Halbleiter-Diodenchips angeordnete Kapselungsschicht und eine über der Kapselungsschicht angeordnete Metallisierungsschicht. Die Metallisierungsschicht enthält mehrere metallische Bereiche, die elektrische Verbindungen zwischen ausgewählten der Halbleiter-Transistorchips und der Halbleiter-Diodenchips bilden.

公开(公告)号：DE102014105194A1

公开(公告)日：2014-10-16

申请号：DE102014105194

申请日：2014-04-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  LEDUTKE MICHAEL

IPC: H01L23/28 ,  H01L21/56 ,  H01L23/544

Abstract: In verschiedenen Ausführungsformen wird eine Anordnung (100) bereitgestellt. Die Anordnung kann aufweisen: mehrere Chips (120), einen Chipträger (102), der die mehreren Chips (120) trägt, wobei der Chipträger (102) eine Chipträgereinkerbung (202) aufweist, und Kapselungsmaterial (110), das den Chipträger (102) einkapselt und die Chipträgereinkerbung (202) ausfüllt, wobei der Außenumfang des Kapselungsmaterials (110) frei von einem Einschnitt ist.

公开(公告)号：DE102014103295A1

公开(公告)日：2014-09-18

申请号：DE102014103295

申请日：2014-03-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FUERGUT EDWARD ,  HOSSEINI KHALIL ,  MAHLER JOACHIM ,  MEYER-BERG GEORG ,  STEINER RAINER

IPC: H01L23/495 ,  H01L21/50 ,  H01L21/60 ,  H01L23/31

Abstract: In verschiedenen Ausführungsformen wird eine Chipanordnung vorgesehen. Die Chipanordnung kann einen Chipträger (102) und einen auf dem Chipträger (102) angebrachten Chip (104) aufweisen. Der Chip (104) kann wenigstens zwei Chipkontakte (105) und ein Isolierhaftmittel (108) zwischen dem Chip (104) und dem Chipträger (102) aufweisen, um den Chip (104) auf dem Chipträger (102) haftend aufzubringen. Die wenigstens zwei Chipkontakte (105) können mit dem Chipträger (102) elektrisch gekoppelt sein.

公开(公告)号：DE102014100236A1

公开(公告)日：2014-07-17

申请号：DE102014100236

申请日：2014-01-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： PORWOL DANIEL ,  FUERGUT EDWARD

IPC: H01L21/56 ,  H01L23/28 ,  H01L25/16 ,  H05K3/28

Abstract: Das Verfahren umfasst das Bereitstellen eines Trägers, Bereitstellen mehrerer Halbleiterchips, wobei die Halbleiterchips jeweils eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche umfassen, und Seitenflächen, die die erste und zweite Hauptfläche verbinden, Platzieren der Halbleiterchips auf dem Träger, wobei die zweiten Hauptflächen dem Träger zugewandt sind, und Auftragen eines Verkapselungsmaterials auf die Seitenflächen der Halbleiterchips.